设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网) › 日志

日志

置顶 ·分享版图效率提升—Pcell与脚本的应用: 489315174 2024-3-16 11:04; 在模拟版图中效率提升空间是很大的，模拟版图目前很难实现完全的自动化设计。电路结构多变，导致模块复用率低。分享下借助Pcell和脚本来实现版图的效率提升。使用Pcell 来对相似结构的复用，所以模拟电路中的差分对，电流镜，cap array等等都是可以使用 pcell来实现的。通过对局部电路结构的固化，将模拟电路版图进一步拆 ...; 461 次阅读|2 个评论热度 15

置顶 ·分享 Step by Step 教你使用UDD做Pcell: 489315174 2023-12-2 14:46; 遇到很多需要定制pcell的场景，例如为了更方便的做电源连接网络，方便调整metal宽度间距等。敏感区域的对称dummy metal fill，或一些定制device等。使用pcell的方案要比实际layout更加方便。Udd 就像一个模板一样可以很快porting到其他工艺制程上。先介绍下UDD 是什么，UDD 是提供给用户图像界面的方式来创建pcell的功能 ...; 个人分类: 日记|583 次阅读|5 个评论热度 1

置顶 ·分享 UDD 是什么？版图中如何使用？: 489315174 2023-6-15 11:21; UDD （User Defined Device）即用户自定义的器件，可以生成像pdk lib中提供的device pcell一样参数化可调节器件。UDD给用户提供了GUI平台下的编辑设计pcell的方式。GUI的平台对设计者的脚本能力要求不是很高。UDD还可以提供了一种hierarchy的design，如果想要做一些复杂嵌套结构device也是非常方便的。目前Laker 和custom ...; 个人分类: 日记|694 次阅读|0 个评论热度 10

置顶 ·分享 Design Retargeting/Migration flow: 489315174 2023-1-8 19:48; custom compiler Design Retargeting /Migration flow 工作中一定会遇到design porting的问题，当项目需要从一个process 切换到另一个process时候. Schematic 和layer 如何来快速完成迁移呢？同一foundry下的不同process 或许pcell ...; 个人分类: 日记|433 次阅读|0 个评论

分享解决EM问题的经验分享: 489315174 2023-7-5 19:56; 电迁移（EM）是一种分子位移，是由于导电电子和离子在一段时间内的动量转移而引起的。当电流密度较高时会发生这种现象，这会导致金属离子向电子流方向漂移。EM通常发生在多年之后。由于电迁移效应，金属线可能会断裂并短路。EM会增加导线电阻，这会导致电压下降，从而导致设备降速。由于短路或开路，它还可能导致 ...; 个人分类: 日记|1152 次阅读|1 个评论热度 21

分享版图中几种设置parameter的方式: 489315174 2023-5-30 08:51; 我们在平时的项目中通常都会遇到mos 或res 等器件的parameter 值不符合预期。比方说 1. 在做模拟模块，默认调出来的mos 的DFM都是min的，而我们需要的是DFM+Analog. 2. 在做logic模块，想让默认调进了的mos 的dummy poly个数都是一个，而且不需要放到diff上，这样能尽可能的减小mos的面积。等等这样需要重新 ...; 个人分类: 日记|2060 次阅读|2 个评论热度 16

分享版图中几种设置parameter的方式: 489315174 2023-5-24 20:22; 我们在平时的项目中通常都会遇到mos 或res 等器件的parameter 值不符合预期。比方说 1. 在做模拟模块，默认调出来的mos 的DFM都是min的，而我们需要的是DFM+Analog. 2. 在做logic模块，想让默认调进了的mos 的dummy poly个数都是一个，而且不需要放到diff上，这样能尽可能的减小mos的面积。等等这样需要重新设 ...; 个人分类: 日记|605 次阅读|0 个评论

分享 Custom Compiler 操作技巧分享: 489315174 2023-5-16 21:01; 版图设计中很多情况都是TOP down设计加bottom up设计相结合，在初期做floorplan时，我们关心模块的大小，信号流走向，Bump或PAD所在位置，然后来确定每个模块所摆放位置。各模块大小可以根据参考版图或已有电路大概评估，Bump 或PAD布局要看封装电源域分布等确定。信号流有没有好的方式来查看呢？可能designer会给个大概 ...; 个人分类: 日记|2164 次阅读|4 个评论热度 15

分享开发图型界面--TK: 489315174 2023-4-6 18:58; tcl 在IC 行业是使用非常广的一个脚本语言，很多EDA tool 也都是支持tcl的,所以tcl tk的学习资料可以找到很多。像Synopsys的ICC DC CustomCompile Laker FC等等，或验证calibre Ansys的Totem RedHawk以及国产一些EDA tool.tcl/TK开发的脚本很容易集成到EDA工具中. Tk GUI工具包最初是为TCL脚本语言编写的，现在几乎其他 ...; 个人分类: 日记|349 次阅读|0 个评论

分享 use command to report R and route lengths in custom compiler: 489315174 2023-2-18 08:26; 在customcompiler的console中执行如下command来实现indesignreportingR与两点间走线长度： set context db::setPrefValue leStarRCReportResistance -value false -scope $context db::setPrefValue leResistanceModel -value oaTechDB -scope $context set ...; 个人分类: 日记|349 次阅读|0 个评论

分享 Custom Compiler 操作技巧分享（二）: 489315174 2023-1-8 19:55; 看到一些朋友还在花时间在查找函数自己来写一些操作功能，有时候写的通用性和应对复杂场景会有不少bug。看了下Custom Compiler有比较好solution，下面分享下几个好用的功能。 1. bus connect的功能：create bus下extend mode 然后白虚线可以按鼠标移动到合 ...; 个人分类: 日记|1918 次阅读|3 个评论热度 16

分享 Custom Compiler 操作技巧分享（三）: 489315174 2023-1-8 19:53; 1，bmp 转换成版图 2，快速查看相关 object的attributes 继续customcompiler上的一些功能分享，这次分享几个隐藏的功能。在工具的安装path下面找到了一些gifts.cd$SYNOPSYS/contrib/*可以看到一些非常好用的脚本。部分script是没有加密的，学习cctcl的可以多多用来参考，提升script能力是很有帮 ...; 个人分类: 日记|527 次阅读|0 个评论

123 4 / 4 页下一页

关闭

站长推荐 /2

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-4-19 23:12 , Processed in 0.016382 second(s), 5 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

返回顶部