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分享环境配置经验总结: 叶子爱举铁 2023-2-16 22:56; Quartus+Gvim+modelsim环境配置详见MDY教材，这里不细说平时用vscode写verilog，如何配置环境详见： https://blog.csdn.net/qq_38376586/article/details/125683633 ...; 1698 次阅读|0 个评论热度 17

分享 verilog零散知识点记录（更新中）: 叶子爱举铁 2022-10-29 13:49; 时序逻辑用“ = ”，组合逻辑用“ = ”；其他情况不存在。使用 always 设计的信号都定义为 reg 型，其他信号都定义为 wire 型。在 always 过程块中被赋值的变量必须是 reg （寄存器型）用 assign 连续赋值的对象必须定义成 wire （线型）（System verilog中 ...; 3331 次阅读|8 个评论热度 23

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