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分享 SyestemVerilog Assertion
2024-7-4 18:23
bind用法 bind module_name1 module_name2 inst_name(); module_name1:被bind的module module_name2:发起bind的module 应用场景:module_name2中做assertion,去bind rtl内部module;module_name2是interface 关键词property用来区分立即断言和并行断言 交叠交错 |- 非交叠蕴含 |= $ rose:判 ...
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分享 assertion_2
2024-7-4 18:14
sequence s_state_transition(state, state1, state2); (state == state1 || state == state2) throughout (state == state2) ; endsequence property p_chk_transition2(clk, rst, trig, num, state, state1, state2); @(posedge clk) disable iff (rst) $rose(trig) (st ...
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分享 assertion_1
2024-7-4 13:44
property p_chk_val(clk, rst, en, cyc, sig, val); @(posedge clk) disable iff (rst) en |- ##cyc sig === val; endproperty property p_chk2_val(clk, rst, en1, cyc1, en2, cyc2, sig, val); @(posedge clk) disable iff (rst) en1 ##cyc1 ...
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分享 IP接续
2024-6-18 17:07
中断模块interface及RTL生成 1:如果有上一个产品参考,需确认上一版的信号名和极性(尽量保持信号名一致) 2:需确认来自输入信号IP的极性,以及输出到IP所需的极性(在仿真中可通过初期值确认,无需实际动作) 3:需确认输入或输出IP的信号是否有glue模块(补丁模块) 4:确认IP模块名(资料与RTL一致) 5: 如果中断模块没有复 ...
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分享 uvm
2024-5-27 14:24
uvm_component→uvm_object→uvm_void driver和sequencer是component;uvm_sequence_item和uvm_sequence是object。 uvm_config_db#(virtual my_if)::set/get(null/this, inst_name, field_name, value); copy/print/compare/delete/pack_bytes(所有字段打包成byte流)/unpack_bytes(将byte流恢复到某个类的 ...
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分享 系统函数
2024-5-23 17:04
$value$plusargs 传递值参数 $test$plusargs 传递开关参数 $random/$urandom/$urandom_range srandom/randomize/std::randomize $readmemb/$readmemh(data,mem); $sformatf/$formatf/print/display $fopen(file,output.txt,w);/$fdisplay(file,Data:%h, data);/$fclose(file); ...
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分享 USB
2024-5-22 14:06
1、标准下行端口(SDP) 这种端口的D+和D-线上具有15kΩ下拉电阻。 限流值为:挂起时2.5mA,连接时为100mA,连接并配置为较高功率时为500mA。它其实就是一种普通的USB模式。 当USB处于这种模式时既可以为外部设备(手机充电、充电宝)充电,也可以起到数据连接的作用(U盘、手机上传/下载)。 2、专用充电端 ...
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