日志
- 分享 连接UVM与混合信号设计
- 摘要 随着混合信号SoC设计数量的增加以及相应的混合信号验证的需求，UVM作为一种解决方案被提出，即采用用于复杂数字SoC的UVM验证方法。目前存在很多混合信号的UVM验证方法，但是，都没有将UVM环境与混合信号设计连接的标准化方法。由于这些原因，有效的混合信号设计验证正变得充满挑战，并为创新性的验证方 ...
- 分享 DVT |自动重构
- 设计和验证一个大型、复杂的半导体器件都是与编码有关。设计意味着绘制大量的原理图，并使用手工指定的输入值实时进行验证，输出结果以波形形式观察的日子已经一去不复返了。当然，可能仍然有一个或两个模拟功能的示意图，并且波形在调试中仍然扮演着重要的角色。但是硬件设计、片上系统（SoC）中的嵌 ...
- 分享 UVM交互式调试库：缩短调试周转时间
- 摘要： 与其他硬件验证语言（Hadware Verfication Languages，HVL）（例如Specman e）不同，在System Verilog（SV）模拟中是不原生支持交互式调试功能的。在本文中，我们将介绍利用SystemVerilog直接编程接口（SVDPI） 实现针对UVM 的交互式调试库。从根本上讲，这实现了模拟运行时的高级交互式调试。该 ...
- 分享 DVT Error corrections/quick fix功能
- 题目： 键入时纠正设计和验证编码错误 摘要： 很少有像大型复杂半导体器件的设计和验证那样令人畏惧的工程任务。一个设计师可能负责数百万个门，它将重用、适应和从头开始编码的逻辑。大多数大型设备都是SoC设计，在硬件和软件之间具有深层的嵌入式交互。验证工程师需要了解设计、嵌入式代码、测试台、底层 ...
- 分享 你选对存储结构了吗？你会玩UVM配置数据库了吗？
- 摘要：来自Chris Spear五月份的博客 20200528 使用SystemVerilog中的数组进行组织化 SystemVerilog有许多存储数据的方法。向量、数组、结构、类以及我可能不记得的其他几种方法。挤进前10个博客文章的主题选择太多了，因此我举办了一个网络研讨会，实际上是其中的两个，以帮助你更好的组织起来。 ...
- 分享 浅谈可移植激励规范(PSS)复用策略
- 译者按 ：当今硬件设计变得愈加复杂， 如何创建出足够的测试来保证设计的正确性 是每个硬件工程师需要面对的问题。Accellera的 可移植激励测试规范 （PSS、又称便携激励标准） 旨在希望能够提 供 一个独立的测试来源，从而实现跨层级的验证复用 ，即无论是IP级别、子系统、还是SoC级都使用同样的测试 ...
- 分享 UVM序列的乐趣——编码和调试
- 原文作者：Rich Edelman - Mentor, A Siemens Business 软文标题：UVM序列的乐趣——编码和调试 软文摘要：概述如何构建和编写基本序列，然后扩展到更高级的用法。 在SystemVerilog UVM测试平台中，大多数活动是由编写序列产生的。本文将概述如何构建和编写基本序列，然后扩展到更高级的用法。读者 ...
- 分享 为什么超链接如此重要
- 为什么超链接对于HDL调试至关重要 在万维网上冲浪是工程师每天最容易做的事情之一；调试他们的设计和测试平台却是最难的事情之一。EDA多年来一直在努力构建使调试易于处理的工具。最近的进展借用了流行的计算机应用程序（如Web浏览器）的易用性，并将其应用于一些最复杂的设计和验证问题。超链接是这里的一项关键技术。 ...
- 分享 想查看SystemVerilog和UVM提示和小技巧吗？
- 20200429 SystemVerilog的静态方法 前言 在我的上一篇博客中，你已经学习了如何创建具有静态属性的类。这类变量的作用类似于全局变量，因为无论你创建多少个对象，都仅存在一个副本。这篇展示了如何创建访问那些静态属性的方法。 方法 任何类方法都可以读取和写入这些静态属性，就像动态属性一样。但是 ...
- 分享 使用SystemVerilog使状态机的运行更加容易
- By Matthew Ballance,February 28, 2020 声明式的、基于约束的描述的使用，如何帮助您将命令序列集中在感兴趣的领域上。 行使状态机是验证设计功能的关键。实际上，状态机很重要，以至于Accellera开发的便携式激励标准（PSS）为模型活动提供了特定的功能，这些活动通过其状态对设计机进行排序。 ...
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