mismatching主要来自这几个方面：

1，工艺梯度。就是说一片wafer上的工艺参数表现为梯度变化。现代工艺通常是一个wafer上用多个reticle曝光，带来的问题是工艺梯度在一个recticle里面呈现出梯度性。也就是说recticle边缘和中心出现重复性变化。解决方案通常是ABAB，或者其他共中心layout style。这个属于电路设计人员需要关注差异并标示，Layout工程师需要解决。

2，STI、WEP等效应。STI就是说管子的栅极和有源区边缘的距离，STI因为应力带来掺杂浓度差异。WEP是说管子的栅极和Well边缘的距离，WEP因为Nwell侧壁对离子注入反射而带来掺杂浓度差异。他们都会影响Vt和Isat。这个属于电路设计人员需要关注差异并标示，Layout工程师需要解决。解决方案通常是拉大距离。拉多大需要查询foundry提供的doc。而在仿真时，前仿真可以通过设置sa,sb,sc,sd等参数来模拟，而post-sim就可以直接提取layout。这时post-sim netlist里面就包含了这些距离信息，并可以被带入仿真。

3，工艺精度。

a）同一片wafer上，由于工艺是对设计的逼近实现，存在分布。所以工艺最终实现的size和设计存在统计偏差（局部偏差）。这种偏差Layout工程师无法解决。需要电路设计人员，调用工艺厂家提供的精度文件（分布图、分布近似公式、蒙特卡洛模型、失配模型），通过电路设计来解决。可以通过mismatching和monte仿真来确定偏差是否可以接受。

b）不同wafer上，由于工艺的重复性不可能一样，存在分布。这种忽略同一片wafer上的local偏差，关注wafer-wafer之间的工艺偏差（整体偏差），就是process corner（TT，FF，SS，SF，FS）。

4，温度问题。

对 rf 和 Analog来讲，SS，120并不一定是worst case，FF，-40也不一定是Best case，所以5 corner + temp要交替组合。

5，小结：

*****工艺梯度靠共中心Layout style。

*****STI、WEP、LOD等效应，靠电路设计人员和Layout人员的经验。主要关注对管差异，尤其是reference gen/比较器/Start-up电路等。

*****工艺精度靠电路设计人员和Layout人员的经验。主要是W*L不要选太小，电阻width不能太小，这是性能和成本之间的trade-off。这是靠电路设计人员的能力来寻找最优区间。

*****Corner问题靠仿真。但如果要解决所有worst case的情况下，有可能出现over design。就是说，为了0.1%的corner，牺牲了10%的成本，这也是一个问题。所以如何来寻找最优平衡点，这是需要电路设计工程师的经验，确定有多大风险Vs成本，还需要销售和市场来确定风险有多大。对于可能带来失效的corner，是必须要解决的。所以可能带来失效的问题都是大问题。而可能带来一点点性能损失的corern，则是可以考虑成本和收益之间的trade-off。

6，mismatching仿真/monte仿真需要model支持。如果model不支持，就需要查询foundry提供的doc，根据表格寻找mismatching大小。通常foundry提供了Vt，Isat等参数Vs 1/sqrt(W*L)的曲线。根据这个曲线，看看在设计的1/sqrt(W*L)下，一个sigma的偏差是多少。通常按照3个sigma的大小，人为引入Mismatching来仿真。

     每个管子都可以产生mismatching。这样导致仿真难以进行。所以通常按照功能模块来模拟mismaching。比如模仿运放的input offset，比较强的input offset，bandgap的delta等。而通常这些电路中，第一级的放大对管，fold-cas结构的汇合管，第一级loading的电流源对管是Mismatching贡献最大的，通常占到70~80%。解决这些点的问题后，就差不多OK了。

免责申明：mismatching，原创，不一定保证正确。