1. 相干采样:要保证后一个输入信号周期内被采样的点和前一个周期的点有一点差别,避免只采到每个周期内一样点从而掩盖了真实性能。所以 需要fs/fin = M/N为无理数 ,并且为了尽可能多的采到不同值, fs/fin取大些 。例如fs/fin=5Ghz/570Mhz=500/57, 那么每采样500个点才会开始采样有重复的点,或者说这500个点 ...
相干采样的设置方法: 根据fs、采样点数N和希望观察到的fin大小来确定输入信号周期数M(满足相干采样),M也代表了输入信号在fft的第几个bin上。做FFT要注意相干采样,以及采样时间要是输入信号周期的整数M倍 仿真时设置输入频率为 7/64*100MHz,而非10Mhz(这样会泄露,前一个值才是符合相干采样下的fs)。设置FF ...
需要以下三个文件: leda.tcl project_new leda_test.pro project_specify_options -format verilog -severity warning -macro GTECH -version 01 read_verilog -f rtl_list current_design digital_top elaborate checker_set_design_constraints -top digital_top run gui_start rtl_list +define+DW ...
示例: 生成一列待赋值数组,数组角标+1递增 本示例: 第零行 array = ; 第一行 array = ; 第二行 array = ; … 直到:array = ; 前提:vim打开待编辑文本,先将光标定位到要操作行,并保证vim处于普通模式(normal模式),然后按顺序执行以下命令: ———————————————— ...
Sora爆红。 一种观点认为它会带来AGI,1~3年之内AGI实现。(比如 红衣教主) 一种观点认为它和AGI无关,它不能理解物理世界。(比如,Lecun,傅先生) 我的观点是(其实一直都是): 一维注意力机制,能生成“语言”。 二维注意力机制,能生成“图像”。 然后三维( + 时间维度),能生成“视频” 。 然 ...
网友 haier822 在这里问了一个很好的问题。 https://bbs.eetop.cn/thread-963639-1-1.html 以前也曾经注意到 static power 报出的数值和 dynamic power 有不同,没有深究。这次花了点时间研究,找到了原因,记录一下。 首先 Voltus Static Power analysis 这个名字起得非常不好。这里的 static 并不是静态 ...
根据论坛上的脚本,进行学习和修改后的脚本, Label attach instance. procedure(createLabelXL() let((cv objs origin name label text) cv = geGetEditCellView() sel = geGetSelSet() ...
ADPLL、ADLDO为何会出现?后续是否还会出现ADDC-DC、 AD-CLASSD等设计?我认为全数字锁相环和全数字LDO的出现是芯片设计中数字电路设计流程方法和模拟电路设计流程方法严重脱节的产物。 数字设计很容易进行工艺移植,且流程明确,在进行大规模的soc设计时风险较低,模拟电 ...
Semiwiki最近整理编排了一份《半导体 EDA/IP 公司合并与收购汇编》,汇总了半导体 EDA 和IP 市场多年合并和收购的汇编汇总。最初是由个人( Ian Getreu https://www.linkedin.com/in/ian-getreu-97943b1 )完成的。EETOP已将此汇编整理为一个PDF,有需要的话可以下载查看,获取方法见文末。 注:本汇总不保证 ...
在学校的时候,属于电源团队,自己纯属渣渣水平,就只做了个LDO的项目,所以17年毕业找工作,难免磕磕碰碰。后来,终于有一家做军工的企业愿意收留我,我这才有了安身立命的机会。 终于进公司了,领导根据我的意向,把我分配到接口组,主要负责serdes的TX和PLL开发。做军工嘛,懂得都懂,自 ...
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