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0.18 RF 工艺版图设计技巧 by 河马 2023-10-25: 绘制版图前，格点统一到0.005um，不在万不得已的情况下除了连接线都以pcell的形式提交你绘制的版图，禁止flatten. 模块尽量方形或长方形，不要太狭长。互相 ...; (110)次阅读|(0)个评论

IC_LAYOUT群经验总结 2023-10-25: 画等六边形的方法按 shift+e 把 conic sides 的值改成 6 ，然后切一下 ...; (113)次阅读|(0)个评论

【版图学习笔记】 2023-10-25: 一．Candence 操作二．DESIGN RULE 三．各器件简述四．版图技巧五．布局布线六．版图流程七．ELLA 的心得 & ...; (101)次阅读|(0)个评论

2023-10-25 2023-10-25: 版图细节： 1. 设计中用到的model或PDK是否都是foundry提供的？如果有未提供的器件，画法是否和foundry或者我们的工艺工程师进行过 ...; (25)次阅读|(0)个评论

IC layout FloorPlan 经验总结（摘录） 2023-10-25: 布局前的准备 : 1 查看捕捉点设置是否正确 .08 工艺为 0.1,06 工艺为 0.05,05 工艺为 0.025. 2 Cell 名称不能以数字开头 . ...; (73)次阅读|(0)个评论

另一类的容易忽视的静态大电流作者:贾柱良 2023-10-24: 在芯片流片之后，需要测试芯片的静态漏电流的设计是否达标，如果芯片的静态 ...; (309)次阅读|(0)个评论

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copper_hou 2023-10-25 14:31: 这个芯片的大漏电流的文章，做个技术性补充：文中提到的共用MPW的其他家的芯片漏电流正常，还不能直接断定wafer fab的生产工艺上没良率问题。同样的fab生产工艺，是否产生生产良率（以静电或plasma因素为参照）问题，还取决于wafer电路的layout差异，可以理解为antenna effect相关的影响。所以，芯片后端电测发现的大漏电流问题，是否与前端fab工艺相关，取决于这个芯片的大漏电流是否是不可逆的，也就是说wafer内部发生了breakdown之类的damage（以SEM、FIB等检测结果为依据）。也就是说，如果芯片发生了不可逆的大漏电流现象，那前端 ... ...

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