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- 复位设计 2021-07-31
- 一、异步复位释放时，与时钟不满足set up 和hold 同样会引发亚稳态问题： 带异步复位端的D触发器，电路有两级组成。前一级主要实 ...
- 2021-07-31 2021-07-31
- 时钟作为FPGA心脏，求稳求准。I. 利用器件的延时产生时钟，例如晶振；II. 铯原子 自振钟；III. VCO压控振荡器，例PLL （PLL对输入输出时 ...
- modelsim仿真lattice IP的bug 2021-07-06
- modelsim 貌似自10.7之后的版本都有这样的问题： 遇到 -novopt 就 ERROR All optimizations are disabled because the -novopt option is in ...
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