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日志

System　Verilog| systemverilog verification| 工具| UVM问题| UVM 用法| systemverilog 语法| 总结| 协议| 电路分析|

分享 fork-join，fork-join_any、fork-join_none的理解: elecandy 2021-11-10 14:46; 参考帖子 https://blog.csdn.net/weixin_44969124/article/details/108175684 https://baijiahao.baidu.com/s?id=1665858644345932720wfr=spiderfor=pc; 个人分类: System　Verilog|511 次阅读|0 个评论

分享 SV 数据精度转换测试: elecandy 2021-10-22 10:16; 记不清楚数据精度转换规则，以及高精度，低精度数据运算结果精度规则，做了一下测试：测试结果如下：可以看出，单个数据做强制转换可以改变精度两个数据进行数学运算，低精度数据自动提高精度，匹配高精度数据运算结果赋值，最终精度取决于结果变量的精度再来看一个例子讲解： ...; 个人分类: System　Verilog|621 次阅读|0 个评论热度 11

分享 SV constraint 分析: elecandy 2021-10-18 18:45; 个人分类: System　Verilog|462 次阅读|0 个评论

分享 SV 随机化总结: elecandy 2021-10-14 15:58; 1. constraint 约束随机化类中的变量在main_phase 之前就已经提前产生一个变量的随机值。用法：一般在类中定义一个rand 类型的变量，然后根据需求写约束就可以 2. 随机化变量函数 l urandom l urandom_range l randomi ...; 个人分类: System　Verilog|462 次阅读|0 个评论

分享验证环境搭建tips: elecandy 2021-9-22 15:56; 验证环境搭建中记录： 1. 定义二维队列：Q 关于二维队列入队的规则：如果Q 曾经没有过入队 push_back 操作，则期之后的Q 则无法push_back 成功。 2. 关于TC 的超时结束机制 &nbs ...; 个人分类: System　Verilog|419 次阅读|0 个评论

分享 Verdi FSDB WARNING adjusted: elecandy 2021-9-22 15:40; 仿真过程中遇到了如下问题：之后的仿真在Verdi上看不到波形了，时钟也没了，看起像死循环；但是log 可以正常打印，仿真还在继续进行（仿真20张图像数据，8张图之后会随机出现这种现象）解决办法：Makefile 中的timescale 选项进行修改，如下：总结: 原因是RTL 内部 timescale 不统一造成的。 ...; 个人分类: System　Verilog|455 次阅读|0 个评论

分享 SV学习在路上: elecandy 2017-11-2 23:54; 两周时间看完了一本《system verilog 与功能验证》，这里推荐一下，这本书出版比较早，里面错误的地方挺多。（emoj 好丑哦）。趁着热乎劲，决定学习一下 “ 路科验证” 里面SV入门系列实验：卤煮童鞋说通过６个Ｌａｂ就学会。厉害吧～～　感谢愿意分享的知识的大牛们！今晚看了：　 ...; 个人分类: System　Verilog|1372 次阅读|0 个评论

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