日志

分享 ISE中Xilinx全局时钟系统的设计

2014-4-19 11:28

在使用 QuartusII 设计 Altera 的 FPGA 时，对于时钟的考虑一般很少。我们想得到一个固定频率的时钟，无非就是将晶振从某个时钟管脚输入：若晶振频率即为期望频率，则可以直接使用；若与期望频率不符，则调动 IP 核生成 PLL ，配置 PLL 的输出为期望频率即可。可是若将 FPGA 换为 Xilinx 系列，在 ISE ...

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分享 关于FPGA异步时钟采样--结绳法的点点滴滴

2014-4-2 18:01

一 . 典型方法 典型方法即双锁存器法，第一个锁存器可能出现亚稳态，但是第二个锁存器出现亚稳态的几率已经降到非常小，双锁存器虽然不能完全根除亚稳态的出现(事实上所有电路都无法根除，只能尽可能降低亚稳态的出现)，但是基本能够在很大程度上减小这种几率。最后的一个D触发器和 ...

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分享 FPGA异步时钟设计中的同步策略

2014-4-2 17:34

1 引言 基于FPGA的数字系统设计中大都推荐采用同步时序的设计，也就是单时钟系统。但是实际的工程中，纯粹单时钟系统设计的情况很少，特别是设计模块与外围芯片的通信中，跨时钟域的情况经常不可避免。如果对跨时钟域带来的亚稳态、采样丢失、潜在逻辑错误等等一系列问题处理不当，将导致系统无法运 ...

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分享 (转帖) 如何使用Debussy與ModelSim做Co-Simulation

2014-3-21 15:43

Abstract 本文介紹如何使用Debussy與ModelSim做Co-Simulation，並使用Verilog、VHDL以及Verilog搭配VHDL交叉一起simulation。 Introduction 使用環境：Debussy 5.4 v9 + ModelSim SE 6.3e 我之前一直使用Debussy + NC-Verilog做simulation，Debussy (Verdi)可以說是HDL的Source Insight，是trace與debug的神兵利 ...

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分享 modelsim脚本文件的编写

2014-3-18 17:07

第一章ModelSim介 绍 本指南是为 ModelSim5.5f版本编写的，该版本运行于UNIX和Microsoft Windows 95/98/Me/NT/2000的操作系统环境中。本指南覆盖了VHDL和Verilog模拟仿真，但是你在学习过程中会发现对于单纯的HDL设计工作而言，它是一个很有用的参考。ModelSim具备强大的模拟仿真功能，在设计、编译、仿真、测试、 ...

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分享 Modelsim+Debussy for VHDL

2014-3-13 16:59

1 安装 1.1 Modelsim 安装 Bulb64 中找到安装程序，按提示安装即可。（ 注意：安装目录尽量没有空格 ） 。 1.2 Debussy 安装 找到并下载安装程序（ windows 最后的版本为“ Debussy-54v9-NT ”，后改名为 Verdi ，不再支持 windows ）。运行破解程序“ d ...

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分享 如何使用Debussy與ModelSim做Co-Simulation?

2014-3-13 16:54

Abstract 本文介紹如何使用Debussy與ModelSim做Co-Simulation，並使用Verilog、VHDL以及Verilog搭配VHDL交叉一起simulation。 Introduction 使用環境：Debussy 5.4 v9 + ModelSim SE 6.3e 我之前一直使用Debussy + NC-Verilog做simulation，Debussy (Verdi)可以說是HDL的Source Insight，是trace與debug的神兵利 ...

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