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日志

UVM notebook| SV note| AMBA note| eda tool| SYNOPSYS VIP note| linux work note| DV experience| DDR Spec|

分享 UVM TLM详解: 索手锋芒 2016-9-8 11:47; TLM中的三种端口 PORT uvm_*_port #(T) *可以由下面任意一个代替： blocking_put nonblocking_put put blocking_get nonblocking_get get blocking_peek nonblocking_peek peek blocking_get_peek nonblocking_get_peek get_peek T：The typ ...; 个人分类: UVM notebook|6180 次阅读|0 个评论

分享 c与sv混合仿真的简单示例: 索手锋芒 2016-8-26 16:09; 在验证中，有时候对具有复杂算法的design，在验证环境中可能需要去拿c model做referrence model来做比对。主要有两种做法：一种是c model吃输入文件后输出结果，design也吃同样的输入文件，把c mdel和design产生的输出进行比对。另一种是，直接动态的混合仿真，在仿真过程中调用c model的函数处理数据，或者调 ...; 个人分类: SV note|1803 次阅读|0 个评论

分享 makefile从shell中获取要跑的testcase: 索手锋芒 2016-8-17 13:45; 1. 所有的testcase name记录到变量： tc := $(patsubst $(TC_DIR)/cfg/%.cfg, %, $(wildcard $(TC_DIR)/cfg/*.cfg)) 2.以变量tc作为目标： $(tc): ./simv ... -f $(TC_DIR)/cfg/$@.cfg 3.每个testcase一个cfg file, 如tc_name ...; 个人分类: linux work note|1908 次阅读|0 个评论

分享 env调用python/perl提取文本信息: 索手锋芒 2016-7-29 16:59; Case: 在对SDCTRL进行验证中，由于SDCTRL可以支援到所有DDR2/DDR3的种类颗粒，而每一个颗粒都会提供一份catalog，其中包含了所有AC timing的配置。而SDCTRL和PHY也必须进行合理的配置才能正常的工作。这就出现了一个问题：我必须先拿到ddr catalog的内容，才能随机SDCTRL的 cfg。而catalog并不是一个class，而是格 ...; 个人分类: DV experience|1418 次阅读|0 个评论

分享 A summary of Change in systemverilog 2012: 索手锋芒 2016-7-18 15:00; ref:http://www.sutherland-hdl.com/papers/2012-DAC_What-is-new-in-SystemVerilog-2012.pdf （只提取一些目前自己感觉比较实用的地方） 1.构造函数new 从前想要用一个父类handle指向一个子类的object，需要三步现在通过 typed new()可以直接完成： base_trans t_base = reset_tran ...; 个人分类: SV note|1553 次阅读|0 个评论

分享 DDR2 DDR3 constraint & ac check note of SDCTRL Verification: 索手锋芒 2016-7-14 15:02; 说明：有一些constraint根项目相关，且不包含initial时的MRS设定绝大部分的AC timing参数都通过script从catalog中提取出来，然后反过来constraint其它的变量，从catalog提取的参数有： sd_banks ra_addr ca_addr tck tccd_cnt trtp_cnt twtr_len tmod_len ...; 个人分类: DDR Spec|1741 次阅读|0 个评论

分享 JEDEC DDR2和DDR3 SPECIFICATION区别（持续更新）: 索手锋芒 2016-7-14 08:55; DDR2/3地址换算 page size = 2^colbits*ORG/8 以1Gb容量为例，ba*ra*ca = 1Gb/ORG( ba: bank数， ra: 行数， ca: 列数，ORG：DQ位宽) ba,ra,ca以及ORG不是随便任何值都可以，而是由section2.4 DDR addressing提供的address mapping决定区别： DDR3都是8bank DDR2大于等于1Gb都是8bank，小于1Gb的都是 ...; 个人分类: DDR Spec|3225 次阅读|0 个评论

分享 SYNOPSYS DDR VIP use note: 索手锋芒 2016-7-5 11:24; Based on version-2016.03/2016.06 ( DDR2 looks like not stable flexiable.。 2016.03 DDR2 VIP发现了很多bug，特别是一些AC timing和protocol的ERROR误报，所以项目进行到一半还好出了2016.06版 ) 1.vip路径问题每一次generate vip,新产生的DDR_VIP的file里面其实有根据当 ...; 个人分类: SYNOPSYS VIP note|3455 次阅读|0 个评论

分享 AXI4与AXI3的区别: 索手锋芒 2016-6-3 10:32; 1.burst length AXI4对burst length进行了扩展：AXI3最大burst length是16 beats,而AXI4支持最大到256 beats，但是仅支持INCR burst type 超过16 beats，exclusive access也不能超过16beats ;。但是根据经验来讲各家公司好像也没太遵循这个规则，很多AXI3的IP awlen/arlen的位宽是多少，支持多大的burst length ...; 个人分类: AMBA note|9071 次阅读|0 个评论

分享 SYNOPSYS AXI VIP using note: 索手锋芒 2016-6-3 09:26; ref:https://solvnet.synopsys.com/dow_retrieve/latest/snps_vip_lib/doc/axi_svt_uvm_class_reference/html/index.html 1. testbench buildup 关于 bench 可以选择两种方式，比如只需要 master agent: （下面的所有example都会以我的DUT是slave） 1. 单独 invoke master agent ...; 个人分类: SYNOPSYS VIP note|8699 次阅读|2 个评论热度 4

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