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[ZZ]芯片设计:成本变得越来越重要

已有 1633 次阅读| 2021-1-16 19:26 |个人分类:新闻动态|系统分类:芯片设计| 工艺

来源:内容由半导体行业观察(ID:icbank)编译自「semiwiki」,谢谢。

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历史上,新工艺的目标是功率,性能和面积(PPA),例如在台积电(TSMC)2020-Q1电话会议期间,他们表示,3nm工艺比5nm工艺功耗低25-30%,在相同功率下速度提高10-15%,密度提高70%。

在工艺开发过程中降低成本的必要性已经变得很明显,例如,Imec和Applied Materials在最近的演讲中都讨论了PPAC。

 

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图1.功率,性能,面积和成本(PPAC)

逻辑设计使用standard cells、inverters, NAND gates, Scanned Flip Flops,等。

standard cell的大小由cell类型和运行cell的设计规则决定。工艺最小尺寸可用于计算单元cell。standard cell的高度是由最小金属间距乘以轨道数决定的。像元宽度是一定数量的接触多晶距,再加上双扩散中断晶胞在晶格边缘需要额外的接触多晶距。

近年来,随着工艺的进步缩小轨道尺寸越来越困难,随着轨道高度的减小,它会导致鳍减少,对于9-track cell,每个晶体管可以有4个鳍,而对于 7.5-track cell ,每个晶体管只有3个鳍。当前最先进的6轨单元,每个晶体管的单元片中只能容纳2个鳍片。所有其他条件都相同的情况下,每个晶体管有2个鳍的 6-track cell 的驱动电流将是每个晶体管有4鳍的9-track cell的驱动电流的一半。这推动了设计技术协同优化(DTCO),在该技术中开发了一种新工艺来支持 6-track cell ,每个晶体管具有2个鳍,这些鳍被设计为通过使其轨道高度增大而为每个鳍提供更高的驱动电流。

比较工艺密度时,我们使用每个工艺上可用的最小单元(最小轨迹)来计算每平方毫米数百万个晶体管。我们假设采用60%NAND cell和20%Scanned Flip Flops的设计

许多人尝试比较基于晶体管密度的工艺来进行实际设计,其问题是工艺支持多种cell高度,例如 6和9-track cells。针对高性能的设计将使用9-track cells,较低性能的设计将使用6-track cells,在同一工艺中,针对不同性能水平的两种不同设计的密度也不同,因此我们使用最小可用cell来公平地进行比较。

 

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图2.标准单元

逻辑处理的另一个关键密度比较是SRAM单元大小,因为许多设计都包含大量的SRAM缓存。

逐节点进行比较

逐节点比较始于28nm晶圆代工工艺与intel的22nm工艺。与相同节点相比,该比较代表了一个时刻,而20nm代工厂可能更合适。

2011年,英特尔在全球首个FinFET生产中推出了其22nm工艺,同时代工厂也在生产28nm平面器件。从设备技术的角度来看,28nm代表了代工厂推出的High-K Metal Gate(HKMG),这是Intel在2007年引入的技术,现在英特尔正在推出FinFET,而代工厂将再三年不引入FinFET。此时,英特尔是逻辑技术工艺的领导者。

有趣的是,英特尔22纳米制程具有最佳的SRAM单元尺寸,但逻辑上的晶体管密度低于晶圆代工28纳米制程,尽管性能可能更高。英特尔在某些工艺尺寸上比较保守,大概是因为这是他们的第一代FinFET。

 

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图3. Foundry 28nm和Intel 22nm节点

回顾2014年,英特尔推出了他们的第二代FinFET工艺,并进行了大幅缩减,使其在逻辑密度和SRAM单元尺寸上均处于领先地位。2014年,三星推出了采用14纳米工艺的第一代FinFET。2015年,台积电推出了采用16纳米工艺的第一代FinFET。 

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图4. 16nm / 14nm节点

这个节点上的关键点是,英特尔14nm最初定于2013年面市,即使在推出时产量增长缓慢,这仍然是一系列英特尔延迟和收益问题的开始,这一问题一直持续到今天。

在这一节点上脱颖而出的另一件事是,苹果公司基于三星的14nm工艺设计了A9处理器,然后又将该设计移植到了台积电的16nm工艺上。Tom's Hardware在两个过程中都比较了A9的PPA,发现在三星工艺中功率稍好一些,两者的性能相同,并且在三星工艺中die的面积也略小。三星在功率和面积上的优势可能只是因为该零件最初是为三星设计的,后来又移植到了台积电,但它为我们提供了比较这两种工艺的独特机会。稍后,我们将使用此数据点作为我们将要介绍的某些趋势分析的起点。

2016年推出的10nm也是我们关注的工艺之一,三星和台积电在工艺密度方面都领先于英特尔。这是英特尔与其他代工厂之间产生差异的开始。英特尔在每一代后续工艺中都会进行更大的密度跳跃,但是其他代工厂更快地引入了新一代产品,并超过了英特尔来领导工艺。

 

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图5. Foundry 10nm和intel 14nm节点

再次向前迈进,台积电在2017年推出了7nm工艺,三星在2018年推出了7nm工艺,英特尔的10nm工艺终于在2019年投入生产,尽管即使在今天,英特尔仍在努力提高10nm的产量。英特尔的10纳米工艺确实使它们达到了与其他代工厂7纳米工艺相对的逻辑密度平价,但具有更大的SRAM单元尺寸。还应该指出的是,正如我们稍后将看到的那样,其他代工厂在5nm工艺上开始生产,这再次使它们向前发展。

在7纳米工艺中,三星的工艺具有多个EUV层,也是第一个生产EUV工艺的企业,尽管台积电(TSMC)在7 nm +工艺中增加了几层EUV,可能是EUV首次普遍使用的铸造工艺。

 

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 图6. Foundry 7nm和Intel 10nm节点

在2019年末,我们看到代工厂开始5nm工艺的风险启动,并且这些工艺在2020年达到了批量生产。在英特尔10nm / Foundry 7nm节点上,三家公司的逻辑密度相似。移至5nm时,TSMC的密度提高了约1.8倍,而三星仅实现了1.33倍的密度提高,这使得台积电具有实质的逻辑密度优势和最小的SRAM单元尺寸。5nm的EUV层也增加到10至15层,TSMC推出了具有高迁移率硅锗鳍片的pFET。在代工厂再次提供新节点的同时,英特尔仍在努力提高10nm的产量。

 

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图7. Foundry 5nm和Intel 10nm节点

现在,我们迈向未来,代工厂3nm工艺的风险始于2021年,2022年开始生产,英特尔7nm工艺于2022年开始生产。英特尔的7nm工艺原定于2021年到期,因此2022年又一次延迟,有传言称它将推迟2022年。也有报道称三星和台积电3nm的延迟,我们的检查表明三星可能会延迟,但台积电已步入正轨。

英特尔7纳米将代表英特尔首次使用EUV,三星3纳米将见证业界首次以堆叠式水平纳米片(HNS)使用全能门(GAA)架构。台积电则将继续利用FinFET。

英特尔宣布7nm的密度将比10nm增加2倍,三星宣布3nm的密度将比5nm高1.35倍,台积电宣布3nm的密度将比5nm高1.7倍。基于这些已宣布的密度改进,台积电将拥有最密集的工艺,英特尔将超过三星,居于第二位,三星将排在第三。我们预计该节点将有15到30个EUV层,而TSMC由于工艺更为密集而处于较高端。

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图8. Foundry 3nm和Intel 7nm节点

鉴于晶圆代工厂现在拥有制程领导权,人们对于是否将英特尔的微处理器生产外包给晶圆代工厂一直有很多猜测。在2020年12月的瑞士信贷会议上,英特尔首席执行官罗伯特·斯旺(Robert Swan)宣布,英特尔将继续开发领先的工艺,同时仍在计划英特尔5纳米和3纳米工艺。看到英特尔逐渐将更多需求外包出去,我不会感到惊讶,但是目前看来,任何重大改变都不会很快发生。我还要指出,鉴于英特尔的数量,代工厂要花几年的时间才能适应英特尔的数量。

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图9.英特尔状态

PPAC趋势

现在,我们将按公司和时间比较PPAC。

我们的分析得出的一个关键结论是,尽管英特尔倾向于在每个新节点上进行更大的逻辑密度改进,但代工厂商正在更快地引入新节点并最终更快地提高了密度。实际上,在2014年至2022年之间,代工厂将在Intel引入三个新节点的时候引入了五个新节点,而这仅算在主要节点上,代工厂也引入了许多半节点。英特尔确实在“ +,+++,+++”节点中引入了“半节点”,但它们是性能的半节点,而不是缩小。

 

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图10.节点与时间

在公司和流程之间比较功率和性能几乎是不可能的,理想情况下,有人会运行一致的产品(例如Arm内核),每个过程上都具有一定数量的SRAM缓存,并发布功率和性能指标,但是这种方法太昂贵了,无法实用。在图10的图表中,我创建了我可以产生的最佳估计比较。

我盯着16nm / 14nm节点的功率进行比较,在三星14nm和台积电16nm上都有A9。如前所述,公司宣布为每个后续节点进行了功率改进。可以看出,台积电在10nm处领先,三星确实在很大程度上会在3nm追赶上来,这可能反映了他们向HNS的转变,尽管台积电在其大规模FinFET方面仍具有竞争力。我无法自信地将英特尔放在该图表上。

为了进行性能比较,我再次从三星14nm和台积电16nm节点处的A9开始,并使用两家公司宣布的逐节点改进性能来转发项目。台积电(TSMC)在10纳米工艺上优于三星,并在每个后续节点上提高了领先优势。为了将英特尔放在该图表上,我查看了采用10nm Super Fin工艺制造的英特尔微处理器和采用台积电7nm工艺制造的AMD微处理器,并得出结论,它们具有相似的性能。我还使用了已发布的Intel在其基本14nm工艺和10nm Super Fin工艺之间的性能比较,以支持英特尔如何在14nm / 16nm节点上进行比较。台积电和英特尔在Intel 10nm / Foundry 7nm节点上具有竞争力,三星可能是性能最低的。我没有Intel的7nm性能估算,

我确实要强调,这些是带有许多不确定性的“最佳估计”。

 

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图11.功率和性能趋势

这最终使我们陷入成本压力。

IC Knowledge LLC是半导体和MEMS成本和价格建模的全球领导者。我们的商业化战略成本和价格模型是特定于公司的行业路线图,从最初的300mm工艺开始,并计划在2020年末推出3DNAND,3DXPoint,DRAM和Logic。战略成本和价格模型按公司,时间甚至特定的晶圆厂生产设备,材料和制造成本以及售价估计。使用战略成本和价格模型,我在下一张幻灯片上绘制了三个趋势图。

左侧是按节点归一化的晶圆成本。该图表上的一些关键点:

· 晶圆成本不包括掩模设置摊销。对于铸造厂,掩膜通常由客户购买,而不是将晶片出售给客户时的晶片价格的一部分。对于英特尔掩膜摊销成本通常会包括在内,但为了使公司之间的比较保持一致,我们省略了掩膜摊销。重要的一点是,掩模成本正在快速增长,而采用掩模组摊销的晶圆成本对掩模摊销的体积高度敏感。掩模成本的上升导致了仅对大批量设计有意义的前沿工艺。

· 晶圆成本也不考虑设计成本,这是成本快速增长的另一领域,除了最先进的工艺外,所有产品的定价都高。

· 在此分析中,我们假设每个节点都有新的新建工厂,而美国的英特尔工厂,韩国的三星工厂和台湾的台积电都位于该工厂。

最终的晶圆成本图显示了晶圆成本的上升,其中英特尔的晶圆成本最高,直到台积电成本最高的英特尔7纳米/铸造3纳米节点为止。这反映出台积电的工艺最密集,而英特尔的互连层更少。

中间的图根据我们演示的逐节点分析部分提供的值提供了标准化的逻辑晶体管密度。如前所述,我们期望台积电在i7 / F3节点上拥有最密集的进程。

最后,右侧的图形结合了晶圆成本和晶体管密度,以产生相对的逻辑晶体管成本趋势。从该图中可以清楚地看出,尽管较高的晶体管密度可能需要更昂贵的晶片工艺,但至少在所研究的情况下,晶体管密度的提高克服了较高的晶片成本,从而降低了晶体管成本。

另一个关键要点是,对于逻辑晶体管,摩尔定律是有效的。戈登·摩尔(Gordan Moore)在1965年《电子杂志》(Electrical Magazine)的开篇文章“将更多的元件塞入集成电路”中指出了摩尔定律:“最小元件成本的复杂性每年以大约两倍的速度增长”。在此“法律”中,对我而言,关键是经济观察和技术观察。在我看来,摩尔定律的最纯粹的衡量标准是我们继续降低每个晶体管的成本,并且正如该图所示,我们确实如此,尽管这再次纯粹是逻辑晶体管的制造成本,并且这些经济学方法仅适用于大批量产品。

 

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图12.晶圆成本,晶体管密度,晶体管成本

结论

图13总结了本演示文稿中有关PPAC和逻辑领导力的关键点。

 

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图13.结论

台积电持续快速执行适度的缩小工艺,使其处于领导地位,我们希望他们在3nm节点及以后的工艺中保持领先地位。

from:https://mp.weixin.qq.com/s/qC-hbYoYZp1WsRH4IkfRKg


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