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日志

分享 关闭modelsim代码更新提示
2017-9-30 09:39
个人分类: FPGA_Verilog|621 次阅读|0 个评论
分享 vivado tri mode ethernet mac 不产生example design
2017-6-27 14:14
使用vivado产生tri mode ethernet mac时,在工程目录下不会自动产生example design,此时只需要在vivado中点击已经生成的mac的ip,选择“open IP example design”,即可生成对应的参考设计。如下所示
个人分类: FPGA_Verilog|2376 次阅读|0 个评论
分享 AD9361接口(2T2R模式)
2017-6-19 14:48
module lvds_if ( input rst, input clk_122m88, input wire lvds_clk_in, input wire & ...
个人分类: FPGA_Verilog|2487 次阅读|2 个评论
分享 sv仿真demo工程
2017-6-15 14:29
sv仿真demo工程, 参考sv测试平台的结构搭建的一个demo工程;其中的dut不具有实际的意义,仅供自己参考、学习。 文件: sv_demo.rar
个人分类: FPGA_Verilog|493 次阅读|0 个评论
分享 构造随机长度数据包
2017-6-8 09:51
program tst; class Packet; rand bit length,payload ; constraint c_valid {length 0;payload.size == length;} constraint payload_val {foreach(payload ) payload 100;}; function void display; $display("Packet len=%0d,payload size=%0d,byte=",length,payload.si ...
个人分类: FPGA_Verilog|689 次阅读|0 个评论
分享 sourceinsight systemverilog 插件
2017-5-25 11:39
sourceinsight支持systemverilog语法插件,部分功能可能不全; 文件: systemverilog.rar
个人分类: FPGA_Verilog|1274 次阅读|0 个评论
分享 xilinx/Altera IOB register
2017-5-22 09:19
Xilinx IOB register 与 Altera fast input/output register Xilinx 器件中使用 IOB 寄存器,可以在代码中增加 (*IOB = “TRUE”*) 原语; (*IOB = "TRUE"*) output dac_dat_a, ...
个人分类: FPGA_Verilog|2592 次阅读|0 个评论
分享 一个生成并行计算CRC代码的网站
2017-3-10 11:51
http://outputlogic.com/ http://www.easics.com/services/freesics/crctool.html
个人分类: FPGA_Verilog|535 次阅读|0 个评论
分享 使用modelsim编译xilinx_vivado_201602 secureip lib
2017-2-9 17:24
cd D:/Xilinx/modelsim_lib_v set src_dir "D:/Xilinx/vivado_201602/Vivado/2016.2/data/verilog/src" vlib retarget_v vlog -reportprogress 300 -work retarget_v $src_dir/retarget/*.v vlib unifast_v vlog -reportprogress 300 -work unifast_v $src_dir/unifast/*.v vlib unimacro_v vlog -r ...
个人分类: FPGA_Verilog|2877 次阅读|0 个评论
分享 modelsim生成加密Verilog文件
2017-2-3 20:43
使用Modelsim系统提供的宏定义指令`protect,`endprotect 将需要加密的代码放在上述宏定义语句之间,然后调用vlog +protect xxx.v即可生成加密的文件,文件位于work库下面。 文件: dpram.rar
个人分类: FPGA_Verilog|4019 次阅读|0 个评论
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