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分享 modelsim修改波形文件显示的格式
njithjw 2011-12-26 23:52
modelsim仿真中的波形文件默认显示是二进制,而在仿真的过程中16进制的数据查看可能会更方便。可以通过修改modelsim安装目录下面的modelsim.ini文件里面的DefaultRadix 值实现 ; Default radix for all windows and commands. ; Set to symbolic, ascii, binary, octal, decimal, hex, unsigned DefaultRadix = symboli ...
个人分类: FPGA_Verilog|4346 次阅读|0 个评论
分享 选择器mux的一种优化方式
njithjw 2011-12-25 22:23
下面的例子是一个16选1的多路选择器代码1给出的是直接选择的方式;代码2给出了多一级流水线的代码时序的方式。代码2相比代码1资源会多一些,但时序方面的性能会更好。 module mux16t1_a ( input ...
个人分类: FPGA_Verilog|1828 次阅读|3 个评论
分享 pn
njithjw 2011-12-22 20:07
//p(z) = z^6 + z + 1 `timescale 1ns/1ns module pn6 ( input rst, input clk, ...
个人分类: FPGA_Verilog|667 次阅读|0 个评论
分享 复数乘法器
njithjw 2011-12-21 22:47
复乘 (a+bi)*(c+di) =(ac-bd)+(bc+ad)i 直接进行运算需要4个乘法器 可以通过下面的方法进行优化,减少1个乘法器 ac-bd =ac-da+da-bd =a(c-d)+d(a-b) bc+ad =bc-ca+ca+ad =c(a+b)-a(c-d) 可以看出,只需要3个乘法器即可完成两个复数的乘法 ...
个人分类: FPGA_Verilog|2768 次阅读|0 个评论
分享 使用for语句简化代码书写
njithjw 2011-12-21 22:44
`timescale 1ns/1ns module test_for_lp ( input clk, input& ...
个人分类: FPGA_Verilog|421 次阅读|0 个评论
分享 边沿检测
njithjw 2011-12-21 22:35
`timescale 1ns/1ns module edge_det# ( parameter EDGE_DETECT="POSEDGE" ) ( input clk, input rst, input signal_in, &n ...
个人分类: FPGA_Verilog|644 次阅读|2 个评论
分享 四舍五入
njithjw 2011-12-21 22:34
//若舍入数为正数,舍入相邻位为1,舍入时必须进1;反之不用。 //若舍人数为负数,舍入相邻位为1且舍人相邻位后面还有一位为1,则舍入时需加1;反之,不加1 module round #( parameter DATA_IN_WIDTH = 16, parameter DATA_OUT_WIDT ...
个人分类: FPGA_Verilog|887 次阅读|0 个评论
分享 Verilog中文件读写
njithjw 2011-12-21 22:32
integer file_id_wr; initial begin file_id_wr = $fopen("文件路径及文件名","w"); end always @ (posedge clk) begin if (写文件条件) $fwrite(file_id_wr,"%d\n",dividend); else ; end integer fi ...
个人分类: FPGA_Verilog|5288 次阅读|0 个评论
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