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日志

tcl_tk| 美扬扬| FPGA_Verilog| 转载| matlab| linux| c|

分享 alt_gxb时钟控制模块: njithjw 2012-1-3 21:21; `timescale 1ns/1ns module alt_gxb_clk_ctrl ( input rst, input clk, &nbs ...; 个人分类: FPGA_Verilog|760 次阅读|0 个评论

分享异步复位，同步解复位: njithjw 2012-1-3 20:56; //异步复位，同步解复位 module rst_ctrl ( input clk, input rst, input&n ...; 个人分类: FPGA_Verilog|2313 次阅读|0 个评论

分享并行CRC推导方式: njithjw 2012-1-2 22:38; 个人分类: FPGA_Verilog|2048 次阅读|0 个评论

分享 divider: njithjw 2012-1-2 22:29; `timescale 1ns/1ns module divider ( input clk, input rst, &nbs ...; 个人分类: FPGA_Verilog|1419 次阅读|0 个评论

分享 square root: njithjw 2012-1-2 22:27; `timescale 1ns/1ns module square_root ( input clk, input ...; 个人分类: FPGA_Verilog|904 次阅读|0 个评论

分享 altera stratix II GX 复位控制电路: njithjw 2012-1-2 22:15; //pll_locked_final = (pll_locked AND pll_locked_alt) //the time between 56 is 4us //The minimum pulse width for gxb_powerdown signal is 100 ns //The minimum pulse width for tx_digital_rst, rx_analog_rst and rx_digital_rst //is two parallel clock cycles // //Reset Sequence (1 2 3 4 5 6) / ...; 个人分类: FPGA_Verilog|851 次阅读|0 个评论

分享 FPGA中补码的加减操作: njithjw 2012-1-1 22:22; 扩展符号位之后直接相加。例如4bit的二进制数a和5bit的二进制数b（均以补码的形式表示）相加得到c c = {2{a },a}+{b ,b};; 个人分类: FPGA_Verilog|1185 次阅读|0 个评论

分享同频异步时钟跨时钟域FIFO: njithjw 2012-1-1 22:11; `timescale 1ns/1ns module asyn_fifo #( parameter DATA_WIDTH = 16, parameter FIFO_DEPTH = 16 ) ( input&nb ...; 个人分类: FPGA_Verilog|1862 次阅读|0 个评论

分享格雷码与二进制码的互相转换: njithjw 2012-1-1 21:10; module bin2gray #( parameter SIZE = 8, // this module is parameterizable ) ( input bin, output gray ); genvar i; generate & ...; 个人分类: FPGA_Verilog|776 次阅读|0 个评论

分享参数数厂家IP_CORE: njithjw 2011-12-27 20:56; 在设计中经常会用于FPGA内部的一些硬件资源，比如芯片内部的RAM，DSP，PLL等资源在一个设计中可能会使用到多块位宽，深度不同的RAM，如果每次都使用厂家提供的 megawiz工具去产生所需要的各个RAM，这样就会产生很多个代码。本工程是一个用megawiz生成的8bit位宽，深度64的RAM ...; 个人分类: FPGA_Verilog|913 次阅读|0 个评论

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