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日志

tcl_tk| 美扬扬| FPGA_Verilog| 转载| matlab| linux| c|

分享是否可以用下面的方式对时钟进行自动加扰测试？: njithjw 2012-2-7 22:54; module test2 ( input rst, input& ...; 个人分类: FPGA_Verilog|673 次阅读|0 个评论

分享计数器清零后变为1的问题: njithjw 2012-1-18 22:39; 文件: asyn_cnt_clr.rar; 个人分类: FPGA_Verilog|364 次阅读|0 个评论

分享 altera pll: njithjw 2012-1-16 20:27; altera的pll在丢失参考时钟，参考时钟又恢复的情况必须对pll进行一次复位操作，否则输出时钟的相位有可能会发生改变。我现在还没有测试个c0的相位发生改变的情况，但是测试出来过其它几个输出时钟相位发生改变的现象。同时有同事在低温情况下测试出来c0发生相位改变的情况。 ...; 个人分类: FPGA_Verilog|970 次阅读|2 个评论

分享 FPGA输出时钟: njithjw 2012-1-15 19:37; 当需要FPGA输出时钟时，建议使用FPGA内部的DDR IO输出；例如需要使用FPGA输出一个125MHz的随路时钟，则在FPGA内部使用125MHz时钟驱动一个DDR IO模块，DDR模块的H和L分别接1和0即可。; 个人分类: FPGA_Verilog|3898 次阅读|2 个评论

分享时钟精度检测: njithjw 2012-1-12 20:59; 文件: clk_det_1.rar; 个人分类: FPGA_Verilog|470 次阅读|0 个评论

分享高低本振: njithjw 2012-1-11 22:23; 使用高本振时，需要把Q路信号取反或者把IQ信号交换; 个人分类: FPGA_Verilog|694 次阅读|1 个评论

分享时钟有无检测: njithjw 2012-1-9 22:46; 文件: clk_det.rar; 个人分类: FPGA_Verilog|544 次阅读|0 个评论

分享 Altera Stratix II GX serdes: njithjw 2012-1-4 23:26; 文件: Altera Stratix II GX serdes.rar; 个人分类: FPGA_Verilog|879 次阅读|1 个评论

分享 Quartus软件使用时打开子窗口标签的方法: njithjw 2012-1-4 22:15; 不小心关闭子窗口的标签时，可以使用下面的方式打开; 个人分类: FPGA_Verilog|840 次阅读|0 个评论

分享 alt_gxb单通道电路: njithjw 2012-1-3 21:22; `timescale 1ns/1ns module alt_gxb_ch ( input clk_50m, input ...; 个人分类: FPGA_Verilog|1397 次阅读|0 个评论

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