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mmcm dynamic reconfiguration sim
njithjw 2018-7-9 17:16
`timescale 1ns/1ps module tb_clk_drp; parameter CLK_CY_100M = 10; bit clk_100m; always #(CLK_CY_100M/2) clk_100m = ~clk_100m; //----------------------------------------------------------------------------// //------------------------------------------------------------------------ ...
个人分类: FPGA_Verilog|679 次阅读|0 个评论
按键去抖动
njithjw 2018-6-27 23:11
module debouncer ( input key_in, input clk_50m, output reg key_out ); reg &nbs ...
个人分类: FPGA_Verilog|574 次阅读|0 个评论
march c-
njithjw 2018-6-20 10:33
//march c- test flow //↑W(0)↑R(0)W(1)↑R(1)W(0) //↓R(0)W(1)↓R(1)W(0)↓R(0) //↑: addr from 0 to max //↓: addr from max to 0 //W(0): write "0" //W(1): write "1" //R(0): read expect "0" //R(1): read expect "1" `timescale 1ns/1ns module march_c_test ( in ...
个人分类: FPGA_Verilog|488 次阅读|0 个评论
microblaze通过串口读写FPGA内部axi4总线上的寄存器
njithjw 2017-12-18 18:34
对于一个几乎没有用过xilinx器件的,一个毕业后就没怎么写过C的人来说,做到能用就行了(反正也只是辅助调试,反正我以后还可以再优化(估计这辈子都不会再看这个代码)),其它的也不敢要求更多。 vivado的易用性实在是……,想死的心都有了 #include stdio.h #include "platform.h" #include "xil_printf.h" ...
个人分类: FPGA_Verilog|1309 次阅读|0 个评论
使用Vivado “Create and Package New IP”功能创建axi4_lite接口cpu_reg模块
njithjw 2017-12-11 14:25
新建 vivado 空工程,然后选择 Tools-Create and Package New IP 弹出如下对话框 点击 Next 选择 ”Create a new axi4 peripheral” ,点击 Next 填入你希望得到的模块的名称,点击 Next 在 ”Number of Registers” 中填入希望得到的寄存器的 ...
个人分类: FPGA_Verilog|1245 次阅读|0 个评论
pcap.sv
njithjw 2017-11-23 17:10
把数据保存成pcap格式 //Based on the original work of Jose Fernando Zazo //https://github.com/jfzazo/pcapFromVerilog `timescale 1ns / 1ps module pcap_dumper #( parameter pcap_filename = "", parameter c_max_pkt_size = 2048, parameter c_ns_p ...
个人分类: FPGA_Verilog|375 次阅读|0 个评论
udp->ip->mac packet using sv
njithjw 2017-11-16 11:38
文件: udp_sv_tb.zip
个人分类: FPGA_Verilog|323 次阅读|0 个评论
i2c_intf
njithjw 2017-11-1 11:18
//-----------------------------------------------------------------------------------------------// //PURPOSE : //process i2c interface to local ram interface //-----------------------------------------------------------------------------------------------// //Description: ////////////// ...
个人分类: FPGA_Verilog|475 次阅读|0 个评论
UVM_HOME
njithjw 2017-10-16 10:20
windows平台下使用ModelSim/QuestaSim进行UVM平台的仿真,要在系统的环境变量里面设置UVM_HOME的路径,否则使用vlog -f filelist.f启动编译时会出错;
个人分类: FPGA_Verilog|602 次阅读|0 个评论
关闭modelsim代码更新提示
njithjw 2017-9-30 09:39
个人分类: FPGA_Verilog|422 次阅读|0 个评论
关闭

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