日志
- 分享 Design Rule 相关介绍
- Design Rule 相关介绍 本篇介绍的design rule只针对 CMOS 技术。画版图时需要按design rule的要求来操作，所以 也就有我们常提到的DRC（design rule check），对设计 规则的检测工作。Design rule根据工 艺，工厂设备，制作流程和水平等相关指标，设定出一个相符的规则，以保证生产出的 chip 是有效的。Design rule与lay ...
- 分享 如何成为一位杰出的工程师 (How to be a Star Engineer )
- Robert E. Kelley, Carnegie Mellon University (Robert E. Kelley, "How to be a star engineer," IEEE Spectrum, pp. 51-58, Oct. 1999.) 在1985年，我被问了一些问题,从那时起,我就开始找寻真正的答案。提出问题的是贝尔实验室(那是仍然是ATT的一部分，现在属于Lucent Technol ...
- 分享 Calibre经典教程和看LVS的错误报告的方法[二]
- 5 ． Report 中最重要的部分―― INCORRECT NETS 部分： Report 中，该部分分为左右两列，左边部分表示 layout 中关于某个 net 的信息，右边表示 netlist 中该 net 的信息。 · ...
- 分享 Calibre经典教程和看LVS的错误报告的方法[一]
- 看calibre lvs 错误报告的方法 1. Report 开头部分的 Warning 和 Error 信息 （因为出现 Warning 和 Error 的情况很多，这里主要举一些常见的例子）： · Error 部分 ：只要 report 的开 ...
- 分享 学verilog的可以好好看看！
- 规范很重要 工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样：如果不按规范做的话，过一个月后调试时发现有错，回头再看自己写的代码，估计很多信号功能都忘了，更不要说检错了；如果一个项目做了一半一个人走了，接班 ...
- 分享 RTL设计推荐的各步骤 推荐工具 适合VHDL verilog
- 初学EDA时候，大家都在找工具而烦恼，有些工具不是没有license 就是不会设置，要不就是不会用，还担心这个以后有人用么？ 所以，我通过自己的体会， 推荐 大家给大家一个学习时候的流程，和一个业界用流程，目的当然是为了就职（简历里吹牛用）。 废话不多说 现在开始说 ...
- 分享 （转）FPGA笔试数电部分（二）
- 28 ：你知道那些常用逻辑电平 ?TTL 与 COMS 电平可以直接互连吗？ 常用逻辑电平：TTL、CMOS、LVTTL、LVCMOS、ECL（Emitter Coupled Logic）、PECL（Pseudo/Positive Emitter Coupled Logic）、LVDS（Low Voltage Differential Signaling）、GTL（Gunning Transceiver Logic）、BTL（Backplane Transceiver Log ...
- 分享 （转）FPGA笔试数电部分（一）
- 1 ：什么是同步逻辑和异步逻辑？（汉王） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 答案应该与上面问题一致 〔补充〕：同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持 ...
- 分享 modelsim下载地址
- modelsim下载地址： http://www.9iv.com/down/controls/downlist.aspx?id=1488# 使用方法 *************************安装**************************************** 1.安装的文件夹中必须有连个文件：setup.exe,keygen.exe 2.正常安装setup.exe 3.利用keygen产生license，如果上面 ...
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