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EETOP 创芯网论坛 (原名：电子顶级开发网) › 日志

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分享芯片DFT之一天一道面试题_D5: zhangyuxiebin 2021-3-26 17:53; 什么叫做Test ready Compile？为什么要做test ready compile？ test ready compile即使在综合时compile - scan 这样综合就会将普通的register替换成scanable的registers，方便在insert dft时将能上chain的cells通过si pin进行连接。当你执行网compile -scan后report_scan_state就会报告说已经test ready了。 ...; 893 次阅读|0 个评论

分享芯片DFT之一天一道面试题_D4: zhangyuxiebin 2021-3-26 17:31; Clock gating cell 在 dft 的过程中如何连接？连接scan mode还是scan enable？有什么不同？在IC综合flow里面为了去优化功耗，会在clock网络上面插入ICG cell减少clock消耗的动态功耗，在Scan时，需要考虑到这些ICG cell的clock传输情况，把普通的ICG cell替换成带有测试控制pin的ICG，保证在scan shift阶段， ...; 3434 次阅读|1 个评论热度 2

分享芯片DFT之一天一道面试题_D3: zhangyuxiebin 2021-3-14 08:24; Scan clock的leading-edge和trailing-edge的定义是？ scan clock的leading-edge和trailing-edge要区别于rising edge和falling edge。主要取决于你如何定义scan clock，他的off state是什么： leading-edge是指scan clock从off state到on state的转换； falling-edge是指scan clock从on state到off state的转换； ...; 750 次阅读|0 个评论

分享分享芯片DFT之一天一道面试题_D2: zhangyuxiebin 2021-3-8 13:40; defects和faults的概念是什么？常用的fault model有哪些？ defects是芯片制造过程中的引入的物理缺陷。 faults是在ATPG的流程中应用fault model后注入到电路中的模拟某种物理缺陷的faulty点。常用的fault model有stuck-at、transition、path delay、bridge、cell-aware. ...; 1684 次阅读|0 个评论

分享芯片DFT之一天一道面试题: zhangyuxiebin 2021-3-6 12:51; 什么是DFT？为甚做DFT？ DFT既Design for test, 是专门为了测试芯片在生产制造过程引入的物理缺陷而做的设计。随着芯片规模的不断增大以及芯片制造工艺尺寸的不断缩小，芯片上面出现物理缺陷的概率也越来越大。为了减少缺陷芯片流入到客户手里，造成更大的成本损失，芯片测试已经变得越 ...; 个人分类: DFT|980 次阅读|2 个评论热度 2

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