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分享 西安大唐电信——-FPGA设计经验浅谈讲义
yuedx 2011-4-30 22:00
http://blog.51xuewen.com/blog/B_Ashow.aspx?blog=xinxiid=36429 http://blog.51xuewen.com/xinxi/article_36430.htm 微弱信号检测
个人分类: FPGA设计|1842 次阅读|1 个评论
分享 IC设计中逻辑综合的一般步骤及相关基本概念
yuedx 2009-10-19 11:04
http://www.52rd.com/Blog/Detail_RD.Blog_hitlsg_8398.html 综合概述 综合中的延迟及关键路径 图 1 中给出了常见的两个寄存器 R1 和 R2 之间的时序路径。 R1 和 R2 分别具有延迟 Tck-q 和 Tsetup , TM 和 TN 分别是 M 和 N 逻辑具有的延迟。 B ...
个人分类: FPGA设计|2831 次阅读|2 个评论
分享 RS-232接口定义及连线
yuedx 2009-6-16 14:42
RS-232接口又称之为RS-232口、串口、异步口或一个COM(通信)口。"RS-232"是其最明确的名称。 在计算机世界中,大量的接口是串口或异步口,但并不一定符合RS-232标准,但我们也通常认为它是RS-232口。 严格地讲RS-232接口是DTE(数据终端设备)和DCE(数据通信设备)之间的一个接口,DTE包括计算机、终端、串口打印机等设备。DCE ...
个人分类: FPGA设计|1264 次阅读|0 个评论
分享 两位大侠的博客~~
yuedx 2009-6-10 19:32
http://blog.ednchina.com/chactor/2008/year.aspx http://blog.ednchina.com/ilove314/23257/category.aspx http://group.ednchina.com/1602/ http://space.ednchina.com/userinfo.aspx?ID=42A9D4BF2D020E63 (艾米工作室) http://mall.ednchina.com/detail/310.aspx (淘宝网) ...
个人分类: FPGA设计|2075 次阅读|0 个评论
分享 Verilog HDL 程序举例
yuedx 2009-6-5 18:09
http://www.fpga.com.cn/hdl/verilog_example.htm (一个很好的FPGA网站) 程序运行在不同软件平台可能要作一些修改,请注意阅读程序中的注释,如发现错误请来信指正或在BBS上提出。 基本组合逻辑功能: 双向管脚(clocked bidirectional pin) 多路选择器(MUX) 二进制到BCD码转 ...
个人分类: FPGA设计|1863 次阅读|0 个评论
分享 基于TimeQuest的reg2reg之Th分析
yuedx 2009-6-4 11:12
http://blog.ednchina.com/ilove314/30775/category.aspx 本想测试一下 Optimize hold timing 相关选项对时序收敛的影响,无意中让我解决了一个之前没有太深入思考而又隐隐有些不解的困惑。 因为时序分析不仅仅是 Tsu 需 ...
个人分类: FPGA设计|1388 次阅读|0 个评论
分享 解读verilog代码的一点经验
yuedx 2009-6-3 21:48
http://blog.ednchina.com/ilove314/23257/category.aspx?page=5 学习 FPGA 其实也不算久,开始的时候参考别人的代码并不多,大多是自己写的,那时候做时序逻辑多一些。参加了中嵌的培训班,一个多月的时间在熟悉 ISE 软件的使用以及 verilog 语法方面下了苦功,也参考了不少书,算 ...
个人分类: FPGA设计|3800 次阅读|0 个评论
分享 对新手的建议:先从如何成为一个合格的设计者
yuedx 2009-6-3 19:25
将自己的走过的弯路和总结的经验与大家分享一下,希望对您有一点点的参考价值。 首先从先从如何成为一个合格的设计者说起吧!初学者觉得一切都是挑战,一切都新鲜,不知从何处下手。我总结了学习EDA逻辑设计的4个步骤,请拍砖! 1。 首先,应该好好学习一下FPGA/CPLD的设计设计流程。 不要简单的以为就是设 ...
个人分类: FPGA设计|2019 次阅读|0 个评论
分享 常见的硬件笔试面试题目2
yuedx 2009-6-3 18:39
常见的硬件笔试面试题目2 2007-05-01 16:44 1. setup time 和 hold time 不满足情况下应该如何解决? 2. 什么叫做亚稳态,如何解决? 3. Verilog中 = 和 = 有什么区别? 4. 画一个D触发器的原理图(门级),并且用verilog gate level表示出来; 5. 用最少的Mos管画出一个与非门; 6. 写一段finite ...
个人分类: FPGA设计|2590 次阅读|0 个评论

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