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lx9| 爱你-为你奋斗| xilinx| verilog/vhdl| quartus| 饮食与健康| 职场| matlab|

分享 systemverilog的书到了: 2011-10-8 20:46; 从卓越网上买的systemverilog 的书终于到了，可以好好的开始研究一下验证这方面了; 个人分类: verilog/vhdl|623 次阅读|0 个评论

分享 quartus I/O约束: 2011-10-8 20:03; 这两天一直在调试FPGA，调试了半个月后，时序采用CLASS timing ，总结了一下，在qsf文件中采用了以下几种约束： 1 ：最常用的时钟约束 set _global_assignment - name FMAX_REQUIREMENT "125 MHZ" -section_id clk . 如果还有别的相关约束可以采用 ...; 个人分类: quartus|68509 次阅读|0 个评论

分享因为产品出了问题，这两天不更新博客了: 2011-9-22 07:50; 因为设计的产品出了问题，这两天就先不更新博客了; 个人分类: 爱你-为你奋斗|729 次阅读|0 个评论

分享 verilog注意事项【转】: 2011-9-18 19:01; 规范很重要工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样：如果不按规范做的话，过一个月后调试时发现有错，回头再看自己写的代码，估计很多信号功能都忘了，更不要说检错了；如果一个项目做了一半一个人 ...; 个人分类: verilog/vhdl|4284 次阅读|5 个评论热度 3

分享对不起，老婆: 2011-9-18 18:57; 突然发现好久没有和老婆说说话了，前两天老婆肚子疼的睡不着觉，也没有让我陪着她，想象特别自责，还是平时关心老婆不够啊，对不起，老婆，要更好的关心你了!!; 个人分类: 爱你-为你奋斗|735 次阅读|0 个评论

分享 spartan6和spartan3的一点简单区别: 2011-9-18 17:53; 前两天在论坛上看到了一个兄弟用门级电路实现 A + A +。。。。。+A ,也就是256个输入相加，为了测试的方便，我采用了，总共采用了12个输入相加在spartan3下，第一种方法是采用RTL级别，采用最简单的方法，也就是采用了11个加法 ...; 个人分类: xilinx|3844 次阅读|0 个评论

分享感悟: 2011-9-14 10:28; 不要让看法影响了做法不要让说法影响了想法; 个人分类: 爱你-为你奋斗|643 次阅读|0 个评论

分享上拉和下拉电阻阻值选择【转】: 2011-9-2 07:57; 1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。 2、OC门电路必须加上拉电阻，才能使用。 3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。 4、在COMS芯片上，为了防止静电造成损坏，不用的管脚 ...; 4844 次阅读|0 个评论

分享爱你: 2011-8-31 19:28; 爱你，小桃，为了我们的家，我要努力！！！; 个人分类: 爱你-为你奋斗|673 次阅读|0 个评论

分享 Altera Device LVDS support notes: 2011-8-31 18:59; 原文地址： 1409 次阅读|0 个评论

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