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日志

lx9| 爱你-为你奋斗| xilinx| verilog/vhdl| quartus| 饮食与健康| 职场| matlab|

分享关于reg寄存器的使用: shiyinjita 2012-1-18 11:37; 前两天在使用MAX5开发板的时候，做了很简单的24位计数器，当时没有考虑太多，同时当时的写法是reg【23：0】=24‘b111111111111111111111111 ；发现资源使用为48个，当时没有考虑太多，觉得是正常现象，后来越考虑越不对，打开结构查看，此时异步复位综合成了同步复位，同时与寄存器相关的查找表变成了1，后来修改 reg【23 ...; 个人分类: quartus|5557 次阅读|0 个评论

分享 MAX5开发板: shiyinjita 2012-1-17 08:20; 看见博客可以上传附件，就把关于MAX5的几篇文章上传到附件中。对不起啊,发现没有上传.原来是自己不会上传,郁闷; 个人分类: quartus|799 次阅读|0 个评论

分享 MAX5开发板: shiyinjita 2012-1-16 11:59; 前一段时间使用了MAX5开发板，总体上的感觉很好，收获蛮大的，可以博客不能复制粘贴，因为不能把文章贴到博客上，为了记忆方便，我的MAX5开发板的文档为电子创新网-shiyijita; 个人分类: quartus|715 次阅读|0 个评论

分享 MAX5开发板-笔记: shiyinjita 2012-1-16 11:55; 0 踩 0 在调试触摸电容的时候，发现。 1 ：采用明信片，发现灯不亮 2 ：采用刀片，不管横放，还是竖放，当到一定距离后，灯光都会亮 3 ：采用普通的中性笔。放入传感区的时候，先亮后灭。 4 ...; 个人分类: quartus|3087 次阅读|0 个评论

分享 altera-modelsim后仿真: shiyinjita 2011-12-29 16:11; 上周才搞定时序仿真，唉，以前都用功能仿真。时序仿真的方法，是 1 ：进行功能仿真，其实也可以不进行功能仿真，但是必须保证tesebench正确。 2：功能程序用。vo代替。 3：从qurtus中调用altera-modelsim，新建一个library，同时把要仿真的。vo和产生的sdo文件，以及testbench放入新建的库中， 4：进入ltera-eda-sim ...; 个人分类: quartus|1129 次阅读|0 个评论

分享 Altera特殊管脚的使用【转】: shiyinjita 2011-12-12 10:12; Altera特殊管脚的使用（适用全系列Altera FPGA,MSEL区别除外）-来自altera论坛 1.I/O, ASDO 在 AS 模式下是专用输出脚，在 PS 和 JTAG 模式下可以当 I/O 脚来用。在 AS 模式下，这个脚是 CII 向串行配置芯片发送控制信号的脚。也是用来从配置芯片中读配置数据的脚。在 AS 模式下 ...; 个人分类: quartus|7635 次阅读|0 个评论

分享接口标准: shiyinjita 2011-12-6 18:04; LVTTL The LVTTL standard is a single-ended, general-purpose standard for 3.3-V applications. The maximum recommended input voltage for Mercury devices is 4.1 V, which exceeds the 3.9-V requirement of this specification. This standard requires the output buffer to drive to 2.4 V (minim ...; 个人分类: quartus|1928 次阅读|0 个评论

分享示波器高刷新率与高采样率的实现原理: shiyinjita 2011-12-2 07:58; 在看安捷伦的示波器的时候，发现刷新率都在50000次以上，50000此以上的实现原理，据我猜测是这样的 1：软件的内存比较大，同时速度很快。 2： FPGA采用主采集 +微采集，也就是主采集完成并且与上位机传出的时候，微采集也同时采集，同时两个进行交替操作。虽然这样的内存会要求比较高，但是实用性还是很高 ...; 个人分类: quartus|1751 次阅读|0 个评论

分享 seed问题: shiyinjita 2011-11-29 08:09; quaruts中的fitting选项中有一个为 seed 其中seed只是一个算法随机数,实际上是一系列因素的不同权重的组合。当FPGA布线时，碰到有很多条路径可以走，这时就是靠这个seed来决定到底要走哪条路径的。可以设这个值1~99,推荐使用1、7、9，但是改变种子不是说可以解决所有的时序问题，只有当不满足时序slack的值较小时，修 ...; 个人分类: quartus|965 次阅读|1 个评论

分享调试心得2: shiyinjita 2011-11-29 07:51; 前一段时间调试1G的采样率的时候，因为1G是由10*100M实现的，当时遇到的问题是不能保证从PLL输出到AD输出的距离相等，经过altera论坛的讨论，我在classic下设置了从PLL到output的约束， 1 ：也就是Tco。 minTco设置，如果不会设置的话，可以看看 classic的Tco报告，然后参考那个TCO报告进行约束。 2 ...; 个人分类: quartus|943 次阅读|0 个评论

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