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日志

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分享 cordic的旋转方式与向量方式！: shiyinjita 2012-5-29 19:29; cordic的旋转方式实际上是由X轴旋转到需要的角度值，向量方式实际上由角度值旋转到X轴，在旋转方式下，因此初始值 X= 1/A ，y=0 ，Z= deg 向量方式下 x = 计算的值，y=计算的值，z = 0 ；; 个人分类: verilog/vhdl|1120 次阅读|0 个评论

分享怕忘记的网站: shiyinjita 2012-2-21 20:13; 1：http://www.fpga.com.cn/index.htm 2：http://www.socvista.com/bbs/index.php 3：www.opencores.net 4：www.61eda.com 5：www.61ic.com; 个人分类: verilog/vhdl|1005 次阅读|1 个评论

分享 altera论坛-整理linking234等人的回复。: shiyinjita 2012-2-21 19:48; 这两天整理了一下altera的linking234的回复，特分享一下 1 : 在altera中chipplanner中r ：上升沿，F ：下降沿两者不同的原因我猜想是由于电路的阻容特性，导致电平信号传递时不是严格对称的，可能上升沿陡一些，下降沿缓一些。所以距离短的时候不明显，距离长了以后就明显了。一般用Posedge clk写的，只考虑上升沿就 ...; 个人分类: verilog/vhdl|1652 次阅读|0 个评论

分享异步复位和同步复位的关系: shiyinjita 2011-12-29 16:05; 最近在和同事讨论异步复位和同步复位的时候，发现自己对于综合后的概念好模糊，唉，实际上，异步复位的时候，是异步信号走的clr信号，这个信号通过一个非门连接到了第二个RS锁存器，或者是第二个D锁存器的非门，这样就构成了异步操作，但是异步操作一般是通过同步锁存，异步复位的方式来产生的，这样的优势可以节省资源，同 ...; 个人分类: verilog/vhdl|1154 次阅读|0 个评论

分享状态机: shiyinjita 2011-12-14 19:36; 最近在调试高频时序，时钟是250m，采用了三段式状态机的写法，本来这个写法也没有问题，而且timequest也没有报错，但是时序就是一直达不到，后来我经过测试，发现状态机在某一个状态下跑飞了，刚开始的时候怕丢失了敏感信号，就把程序改为always @（×）结果没有效果，后来把程序改为了always@（posedge clk），此时发现工 ...; 个人分类: verilog/vhdl|935 次阅读|1 个评论

分享基于FPGA的串口设计【转】: shiyinjita 2011-12-3 11:20; 今天看博客的时候，发现一篇博客特别好，特此转到自己的空间，来收藏一下。以下是转载的内容过采样到0开始传输，紧跟8位数据，然后上拉1结束。让我们来看看0x55是如何传输的: 0x55的二进制表示为：01010101。但是由于先发送的是最低有效位，所以发送序列是这样的: 1-0-1-0-1-0-1-0. 电缆上的信号使用正负 ...; 个人分类: verilog/vhdl|1178 次阅读|0 个评论

分享关于TH，tsu: shiyinjita 2011-11-29 07:59; 在classic中设置TH,TSU， TCO,TPD等信息，以前一直以为设置TH,TSU就是设置程序的所有TH,TSU，前一段时间和altera聊起来，才发现我错了，设置的TH,TSU实际上是设置IO的TH，tsu.而程序本身的TH，TSU实际上是与DFF相关的，查看数字电路，发现TSU 2Tpd ，th Tpd，传输延迟Tphl = 2tpd Tphh =3tpd，fc = 1 /6tpd 。tpd ...; 个人分类: verilog/vhdl|1618 次阅读|0 个评论

分享 testbench: shiyinjita 2011-10-30 08:12; 我写的比较简单的testbench ，在6.0下可以使用，在6.5下需要用force语句。 `timescale 1ns / 1ns module test_dso_top() ; reg pll0_clk ; reg pll1_clk ; reg clr ; reg arm_ncs,arm_noe,arm_nwe; reg arm_addr ; reg data_i ; wire wrend ; ...; 个人分类: verilog/vhdl|912 次阅读|1 个评论

分享关于加法器: shiyinjita 2011-10-28 08:16; 目前在使用乘法器的时候，会用到加法器，关于实现加法器有很多种方式，比如旁路，进位，CSA中，昨天用CSA实现了加法器，发现与普通的加法器相比，加法器的个数并没有少，但是进位链的长度减少了,（参考书籍为：精通VERILOG设计）。这与书籍中的减少了一个加法器的说法相矛盾，不知 ...; 个人分类: verilog/vhdl|768 次阅读|0 个评论

分享 systemverilog的书到了: shiyinjita 2011-10-8 20:46; 从卓越网上买的systemverilog 的书终于到了，可以好好的开始研究一下验证这方面了; 个人分类: verilog/vhdl|623 次阅读|0 个评论

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