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日志

分享 颜色空间和色度采样率转换
2006-8-9 11:22
天气 : 晴朗 心情 : 高兴 http://blog.21ic.com/more.asp?name=sclarkcaid=20453 本节提供了在 YUV 和 RGB 之间进行转换的指南,以及在某些不同 YUV 格式之间进行转换的指南。在本节中,我们会以两个 RGB 编码方案为例:8 位计算机 RGB 和 studio 视频 RGB,前者也称为 sRGB 或“全范围”RGB,后者也称为“带有 ...
个人分类: 视频|4372 次阅读|5 个评论
分享 使用 8 位 YUV 格式的视频呈现
2006-8-9 11:21
天气 : 晴朗 心情 : 高兴 http://blog.21ic.com/more.asp?name=sclarkcaid=20453 发布日期: 12/9/2004 | 更新日期: 12/9/2004 Gary Sullivan 和 Stephen Estrop Microsoft Digital Media Division 适用于: Microsoft Windows, Microsoft DirectShow 摘 ...
个人分类: 视频|2713 次阅读|0 个评论
分享 DirectShow中常见的RGB/YUV格式
2006-8-9 11:20
天气 : 晴朗 心情 : 高兴 http://blog.21ic.com/more.asp?name=sclarkcaid=20453 sclarkca 发表于 2006-6-26 10:28:00 计算机彩色显示器显示色彩的原理与彩色电视机一样,都是采用R(Red)、G(Green)、B(Blue) 相加混色的原理:通过发射出三种不同强度的电子束,使屏幕 ...
个人分类: 视频|4136 次阅读|0 个评论
分享 SystemVerilog语言简介(八)
2006-7-26 13:33
天气 : 阴雨 心情 : 高兴 http://www.pld.com.cn/HDL/systemverilog/4.htm 25. 连续赋值的增强 在 Verilog 中,连续赋值语句的左侧只能是线网类型,例如 wire 。连续赋值语句被认为是线网的驱动源,而线网可以拥有任意数据的驱动源。 SystemVerilog 允许除 reg 类型以外的任何数 ...
3198 次阅读|0 个评论
分享 SystemVerilog语言简介(七)
2006-7-26 13:32
天气 : 阴雨 心情 : 高兴 23. 动态过程 Verilog 通过使用 fork-jion 提供了一种静态的并发过程。每一个分支都是一个分离的、并行的过程。 fork-jion 中任何语句的执行必须在组内的每一个过程完成后才会执行。例如: initial begin fork send ...
4737 次阅读|0 个评论
分享 SystemVerilog语言简介(六)
2006-7-26 13:30
天气 : 阴雨 心情 : 高兴 http://www.pld.com.cn/HDL/systemverilog/3.htm 20. 块名字和语句标签 在 Verilog 中,我们可以通过在 begin 或 fork 关键字之后指定名字来为 begin-end 或 fork-jion 语句指定名字。这个指定的名字代表整个语句块。 SystemVerilog 还允许在 end 或 jion ...
4386 次阅读|0 个评论
分享 SystemVerilog语言简介(五)
2006-7-26 13:29
天气 : 阴雨 心情 : 高兴 17. 唯一性和优先级决定语句 在 Verilog 中,如果没有遵循严格的编码风格,它的 if-else 和 case 语句会在 RTL 仿真和 RTL 综合间具有不一致的结果。如果没有正确使用 full_case 和 parallel_case 综合指令还会引起一些其它的错误。 SystemVerilog 能够 ...
2390 次阅读|0 个评论
分享 SystemVerilog语言简介(四)
2006-7-26 13:28
天气 : 阴雨 心情 : 高兴 http://www.pld.com.cn/HDL/systemverilog/3.htm 13. 模块端口连接 在 Verilog 中,可以连接到模块端口的数据类型被限制为线网类型以及变量类型中的 reg 、 integer 和 time 。而在 SystemVerilog 中则去除了这种限制,任何数据类型都可以通过端 ...
3541 次阅读|0 个评论
分享 SystemVerilog语言简介(三)
2006-7-26 13:24
天气 : 阴雨 心情 : 高兴 http://www.pld.com.cn/HDL/systemverilog/2.htm 7. 枚举类型 在Verilog语言中不存在枚举类型。标识符必须被显式地声明成一个线网、变量或参数并被赋值。SystemVerilog允许使用类似于C的语法产生枚举类型。一个枚举类型具有一组被命名的值。缺省情况下,值从初始值0开 ...
4352 次阅读|0 个评论 热度 1
分享 SystemVerilog语言简介(二)
2006-7-26 13:23
天气 : 阴雨 心情 : 高兴 http://www.pld.com.cn/HDL/systemverilog/2.htm 4. 抽象数据类型 Verilog 提供了面向底层硬件的线网、寄存器和变量数据类型。这些类型代表了 4 态逻辑值,通常用来在底层上对硬件进行建模和验证。线网数据类型还具有多个强度级别,并且能够为多驱动源的线 ...
2910 次阅读|0 个评论 热度 2
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