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EETOP 创芯网论坛 (原名：电子顶级开发网) › 日志

日志

分享 FPGA设计之时序约束: mdy-郭柏荣 2019-8-3 10:09; FPGA时序约束是FPGA设计中的一个重点，也是难点。时序约束是什么？时序约束用在哪些场景？时序约束到底怎么用？面对这些你是否一头乱麻，无从下手，望而生畏？现有的教材大部分是介绍概念、时序分析工具和计算公式的。我们学习教材之后觉得已经完全掌握，但是当需要真正做项目的时候，你是不是有无从下手的感觉 ...; 1588 次阅读|0 个评论

分享至简设计法纯逻辑实现SDARM控制器: mdy-郭柏荣 2019-7-30 09:10; 1 、设计目的：本项目展示如何用 “ 至简设计法 ” 设计 SDARM，具体功能要求如下。 1）读写仲裁机制是：当如果同时出现读写请求时，如果上次执行了读操作，则此次执行写操作；如果上一次执行了写操作，则此次执行读操作。如果不是同时出现读写请求，则是什么请求就执行什么操 ...; 942 次阅读|0 个评论

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