日志

分享 Reset Synchronizer

2011-5-20 16:48

Async reset在使用的时候，容易和clock撞到recovery or removal violation，如果电路没有足够的容错性，那么会使电路出现问题。下图展示了reset synchronizer的电路图，通过两级DFF re-sample，reset由async变为sync signal。 下面这个图举例说明了reset synchronizer的具体处理情况，可以看到，经过synchronize ...

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分享 3D Input/output format

2010-11-30 16:49

1. 3D input format (1) line interleaved/pixel interleaved (interlace or not) -- 2*Vactive + 1*Hactive (2) side by side (full or half) (progressive or interlace) -- Vactive + 2*Hactive (3) top bottom (interlace or not) -- L R image is linked without timin ...

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分享 DC synthesis script总结

2010-11-23 16:05

1. synthesis library 设置相关： Set_target_library, set_symbol_library, set_link_library, Set_search_path, set_link_path 2. rtl design 读入： Read_file –format verilog *.v Current_design $top_desing Link Check_desing 3. clock ...

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分享 ASIC/FPGA中的三态

2010-11-16 16:35

1. 三态输出缓冲器，即三态门，是指逻辑门的输出除有高、低电平两种状态外，还有第三种状态——高阻状态的门电路。高阻态相当于隔断状态（电阻很大，相当于开路）。 三态门都有一个EN 控制使能端，来控制门电路的通断。 可以具备这三种状态的器件就叫做三态。 2. 三态门（tri-state）和数据选择器（mux）的目的一样：根 ...

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分享 ICdesign flow中的形式验证( Formal Verification )

2010-11-16 15:00

1. Verification methodology验证方法学 (1) Dynamic Simulation（rtl simulation（for function） + pre-layout simulation（for timing） + post-layout simulation（for timing）） Pros： fundamental useful, straightforward, must-have. cons： long time, p ...

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分享 一些使用专业英文简称

2010-11-16 11:33

1. 常用单位简称： (1) ma，milli Ampare 毫安 (2)ms，milli second 毫秒 (3)us，micro second 微秒 (4)ns，nano second 纳秒 (5)KB，kilo-Byte； MB，Mega-Byte； GB，kilomega-Byte 2. 串扰 (1)EMI，Electromagnetic Interference 电磁干扰 (2)RFI，Radio Frequency Interference 射频干 ...

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分享 Matlab实用命令

2010-9-21 17:21

1. who, whos：列出所有变量的相关信息。 2. （1）在操作系统命令前加“！”可以调用工具或者其他可执行程序： for example: ！dir （2）在命令行末尾加“”字符，在外部程序完成或退出后返回matlab 3. exist：查看变量是否在工作空间内，若为真，返回值为1. 4. save：保存工作空间变量到 ...

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分享 使用vim操作命令

2010-9-10 16:22

vim纵向操作技巧 v -- 横向可视选择 ctrl + v -- 纵向操作可视选择 在纵向选择了一（几）列文本后， (1) 通过shift + i 在选中的文本前插入任意文本，Esc后，纵向选择的列文本每一个都会在前面插入文本。 (2) 通过r，替换列文 ...

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分享 Pre-sim & Post-sim

2010-9-8 10:42

1. Pre-sim (pre-layout): (1) clock reset/set network是设置为ideal (2) data path由synthesis的sdf反标得到delay 目的是对netlist进行一些function 验证和初步的timing验证。 2. Post-sim (post-layout): (1) clock reset/set tree已经产生，sdf中包含了相关信息。 Simulation ...

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