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日志

设计心得| 使用总结| 工具使用| 设计理解| 基础知识| 数码| linux/unix系统使用| design knowledge| design knowledge|

分享 LEC ECO flow: zhouzhiping849 2011-7-19 14:28; 在netlist阶段，如果发现design有地方错了，或者说需要新增功能，那就需要做ECO，如果说logic比较复杂的话，ECO就会很难了，如下是用LEC工具辅助实现ECO的方式。 1. read design, golden为要修改的netlist， revised为修改RTL之后re-synthesis的netlist。 2. 先比一遍Hierarchy LEC，得到boundary contraint： wr ...; 个人分类: 工具使用|6303 次阅读|1 个评论热度 2

分享如何在Debussy / Verdi显示state名称帮助debug: zhouzhiping849 2011-6-15 15:26; 两种方法 1.當使用Debussy / Verdi開始*.fsdb檔後，儘管拉進來的信號是FSM state，預設只會顯示state encoding所代表的數值當然這是正確的，但若能顯示state名稱，相信可讀性更告，更方便debug。 Tools – Extract Interactive FSM… 選擇First State或者All Stages皆可，差異是F ...; 个人分类: 工具使用|4530 次阅读|0 个评论

分享 DC synthesis script总结: zhouzhiping849 2010-11-23 16:05; 1. synthesis library 设置相关： Set_target_library, set_symbol_library, set_link_library, Set_search_path, set_link_path 2. rtl design 读入： Read_file –format verilog *.v Current_design $top_desing Link Check_desing 3. clock ...; 个人分类: 工具使用|3748 次阅读|0 个评论

分享 modelsim( or questasim) 使用命令: zhouzhiping849 2010-8-12 10:50; 1. 常用仿真命令 vlib work // 建立work仿真库 vmap work wrok // 映射库 vlog -cover bcest *.v // 加覆盖率分析的编译 vsim -coverage -voptargs="+acc" -t ns test // 仿真文件为test ...; 个人分类: 工具使用|5093 次阅读|0 个评论

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