日志
- 分享 Asic设计学习总结-静态时序分析
- 一、静态时序分析 一般的电路仿真激励没办法触发所有的时序路径；真实的门级电路单元、金属互联线是有延迟和转换时间的。基于以上两种原因，为了更真实的把握电路运行的时序细节，以避免因时序问题而导致的电路功能出错， IC 设计工程师就不得不对综合前后、版图布局中的电路进行静态时序分析。在前文讲到综 ...
- 分享 Asic设计学习总结-数模混合仿真
- 一、前言 每一个 Asic 芯片项目都是由模拟电路和数字电路组合而成，前面的章节讨论的都是数字电路的仿真和综合，在本章节将会讨论数模混合仿真的问题。本章节讨论的数模混合仿真，仍然是基于前面章节所使用到的 UART 的 RTL 代码。然而，由于本人对于模拟电路不是很熟悉，不 ...
- 分享 Asic设计学习总结-形式验证
- 一、形式验证 形式验证是什么？什么时候做形式验证？这两个问题算是形式验证的核心问题。第一个问题有关于形式验证的理论，第二个问题有关形式验证的实际应用。 形式验证是为了验证 RTL 代码与门级网表之间的逻辑等价性。通常在综合的流程中会插入扫描链（关于可测性设计将在后续文章中进行介绍 ...
- 分享 Asic设计学习总结-综合
- 一、前言 什么是综合？综合就是将 RTL 代码经过优化之后，映射成对应于一套工艺的门级网表，这个网表也是使用 verilog 描述的，重点在于是门级网表，这是与实际电路一一对应好的。在前面的文章中有一篇单独讲解了工艺库的组成，这一章节将会用到该工艺库，并且将 UART 代码用该工艺库生成对应的门级网表。综 ...
- 分享 Asic设计学习总结-验证(二)
- 一、前言 前文提到 verilog 验证，仅仅是针对模块验证和小型项目验证。对于大型项目的验证，例如 SOC 类芯片，这种验证方式是不合适的，需要用到验证方法学。目前主要有 OVM/VMM/UVM 三种验证方法学，但并不局限这三种。如今最常用的还是 UVM 验证方法学。有关这方面的内容，本人接触得不多，只能做非常粗略 ...
- 分享 Asic设计学习总结-验证(一)
- 一、前言 借助于前文 RTL 设计中提到的 UART 代码，本章节将在后面给出对应的 testbench 以及说明如何在 questa/modelsim 、 VCS+DVE 、 VCS+Verdi 工具中使用。推荐书籍：《 vcs User Guide 2016 》 二、 Testbench Testbench 的结构，正如上文提到的，主要由 a, 复位和时钟， b, ...
- 分享 Asic设计学习总结-RTL设计
- 数字电路设计 RTL 设计所需要的理论知识庞杂而繁多，本文所介绍的内容均由个人参阅了许多书籍之后加以整合的，很多内容本人也不是很熟，只是罗列出来作为参考学习的资料。主要有三个部分的内容，第一部分主要是数字电路设计的基础，这是在大学时期应该予以掌握的内容，第二部分是进阶 ...
- 分享 Asic设计学习总结-工艺库说明
- 数字工艺库 这是笔者在本系列文章“工具及书籍文档”篇贴出的连接 http://bbs.eetop.cn/thread-611843-1-1.html ， 该库为数字电路会用到的库，也就是说不包含模拟电路所需要的库，对于该库，有些内容笔者也不是很清楚，请大家包涵。 下载解压之后如下图： ...
- 分享 Asic设计学习总结-环境搭建
- 一、前言 先介绍一下个人的使用环境。由于网络上已经存在很多安装教程，笔者就不再废话，直接给出他们的连接，并附带其他需要注意的关键点，如果有安装问题，请追问。 Synopsys 软件安装包下载地址在笔者前一篇文章“工具及书籍文档”，都是来自 EETOP 的大牛们提供的。在安装的过程中需要具备一些 Linux 系 ...
- 分享 Asic设计学习总结-工具及书籍文档
- 一、前言 对于 RTL 级的 Asic 设计所涉及到的软件是非常之多的，笔者也并没有每一个都使用过。给出软件百度云链接如下，大家可按需下载，有关软件和谐问题，请在 EETOP 上搜；有关软件的最新 userguide （ 2016 版） EEOP 上也是有的。 Synopsy 公司软件百度云： https://pan ...
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