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分享 LVS RECOGNIZE GATE
fengtang2332 2022-3-4 14:50
LVS RECOGNIZE GATE ALL calibre 默认选项 如果一个很大的顶层版图,由多个IP组成,其中有的 IP 用 ALL,有的IP用NONE。一般模拟IP多用ALL,数字IP多用NONE 可以这样操作 LVS RECOGNIZE GATE NONE LVS CELL LIST LIST_NAME CELL1 CELL2 LVS RECOGNIZE GATE ALL CELL LIST LIST_NAME 除了CELL1,CELL2 ...
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分享 lef2gds
fengtang2332 2022-2-18 10:19
参考calbr_fdi_useref.pdf, 使用fdi2gds, lef 可以转成GDS文件,用于检查lef 转出的是否正确 其中要用到两个文件 Lef_Layer.map和 Lef_Object.lef, 而且运行目录下需要有 techfile.lef . techfile 可以是techfile.lef,也可以是 standard cell的 lef 文件。 fdi2gds -system LEFDEF \ -lef *.lef 运行路径 ...
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分享 出框的 LVS
fengtang2332 2021-8-20 17:14
模拟芯片面积小,给数字后端出的框用肉眼就能检查,但是如果面积大,而且PIN数目多,就需要用LVS rule 来检查 思路是,把要检查的 PIN layout 当成一个CELL,调用到新建的 layout 中,lvs box 掉,如果有问题 ,lvs 就会报出来。
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分享 XACT
fengtang2332 2021-8-16 10:51
713 次阅读|0 个评论
分享 lvs abort on supply error
fengtang2332 2021-6-24 16:55
hierarchy lvs 默认是 NO flat lvs 默认是 YES 如果设置了YES,label 没有attatch 到metal 上也会abort。 像这次数字后端给的数据,metal 4 的 label 没有 attatch 到metal 4 上(VREFN_IDAC和 VREFP_IDAC),而做lvs 时用了 edtext ,所以这个选项如果YES,就会abort 掉,如果NO,也是没问题的。 ...
1994 次阅读|0 个评论
分享 layout text
fengtang2332 2021-6-21 17:05
layout text Y 0.7 1.4 131 layout_text layout text Specifies layout database text directly in the rule file Ypin name 0.7&nb ...
948 次阅读|0 个评论
分享 MASK SVDB DIRECTORY
fengtang2332 2021-5-17 18:59
在跑完lvs 之后,使用 rve 打开结果,必不可少的三个文件是: .dv, .phdb, .xdb 如果没有 .dv,rve 虽然能打开,但是没有results view。具体为 The svdb does not contain a .dv file, which is required to show the Comparison Results view. 如果没有.phdb, rve 打不开,会有open error 如果没有.xdb, rve ...
1658 次阅读|0 个评论
分享 比较保存log 文件的两个命令 |tee log 和 >log
fengtang2332 2021-5-12 10:50
|tee log 比 log 慢 calbr_ver_user.pdf
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分享 DRC -hyper
fengtang2332 2021-5-10 15:01
较大版图的DRC比较慢,可以用 -hyper 来提高速度。 另外,图层形状尽量用矩形,少用多边形,尽量使用复用单元,都会提高顶层DRC速度。 -hyper layout base layer layout top layer
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分享 hierarchy pex
fengtang2332 2021-4-25 15:58
准备hcell/xcell: 在做底层cell的时候,layout 尽量和 sch 层次名字对应,尤其是重复较多的单元,这样在后续做 hcell/xcell 的时候会比较方便。 extraction type: hierarchical ( and xcell ) PEX IGNORE CAPACITANCE COUPLING mom_m1 PEX PIN ORDER LAYOUT ...
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