设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网) › 日志

日志

验证系统思想| 验证前沿资讯| Synopsys SV 实验|

分享多种语言混合验证解决方案: 路科验证 2017-7-22 22:00; 在一款芯片的验证过程中，根据不同的模块和不同的抽象阶段，经常会使用不同的验证语言，这就使得在验证过程中免不了处理多种语言交叉验证的问题，如在一个项目的验证过程中，我们可能会用到Systemverilog，SystemC，C++，e等等，它们分别基于不多种同的验证思想，有UVM，VMM，C++类，怎么把这些基于不同验证思想的组件 ...; 个人分类: 验证前沿资讯|1447 次阅读|0 个评论

分享 SV断言在测试激励中的应用: 路科验证 2017-4-26 00:40; 在我们平常的验证过程中，有这样的一种问题存在 :一个测试激励根本没有测试到我们期望的测试点，但是在仿真的过程中也没有出现严重的错误，从头到尾仿真正常的结束，那么我们一般会认为它仿真通过了，在我们收集覆盖率之前我们一般不会发现它其实根本什么都没有做，只是假装仿真通过，今天我们介绍一种克服这种问题的办法 ...; 个人分类: 验证前沿资讯|3869 次阅读|0 个评论

分享 UVM验证环境中使用Matlab-Simulink模型进行协同仿真: 路科验证 2017-4-26 00:31; 1.简介 Linux 系统依靠多核计算可以并行执行多个测试场景、帮助减少仿真时间。然而用行为模型去验证一个设计的过程仍然是一个连续不间断的仿真过程，并且需要在两种仿真结果之间进行单独的比对处理。验证过程中需要生成测试场景以及由精确的行为模型如 C/C+ 或者 Matlab 计算处 ...; 个人分类: 验证前沿资讯|3178 次阅读|1 个评论热度 1

分享一种SoC连接性验证方法: 路科验证 2017-4-26 00:16; 我们现在的SoC设计中，常需要集成来自第三方供应商的IP模块和芯片级的内部设计。有时，这些IP块通过标准化接口协议直接连接到其他模块或互连结构，但也有不按照标准接口协议连接的情况，这时IP块连接还需要添加一些粘合逻辑。模块接口和I / Opad之间也总是有一些粘合逻辑。所有这些连接也都需要我们彻底的验证。 ...; 个人分类: 验证前沿资讯|3536 次阅读|0 个评论热度 1

分享一种SOC寄存器映射验证方法: 路科验证 2017-4-26 00:09; 如今的SoC设计中，IP中的寄存器等设计组件的数量和复杂性不断增长，关于CSRs（control and status registers）的问题在当今的SoC设计中相当普遍，无法正确地控制或接收这些组件的状态可能导致严重的问题。工程师们常使用基于仿真的方法来验证CSR功能，但是这种方法并不理想，因为它们不能完全穷尽所有可能。能有一个自动 ...; 个人分类: 验证前沿资讯|2941 次阅读|0 个评论

分享多域验证：（电源域，时钟域，复位域）: 路科验证 2017-4-26 00:03; 许多新的SoC设计必须集成很多功能并消耗非常低的功耗，即设计可能会有很多时钟域，电源域和复位域。例如，我们最近分析的一个设计具有接近20个电源域，超过200个时钟域和最多32个复位域。标准验证工具和方法没有提供可靠的方法来分析不同的域并全面验证其互操作性。因此，开发多域验证（MDV）以解决这一领域的挑战很有意义 ...; 个人分类: 验证前沿资讯|3592 次阅读|0 个评论

分享共享在SystemVerilog中的通用库让编程更有趣: 路科验证 2017-2-28 22:58; （一）摘要你已经编程了多少次看门狗定时器，让它在事件没有在限定时间内发生时触发？你曾经是否想过当数据在计分板中不匹配的时候用一个函数来显示多一点的信息，而不仅仅是在出错地方的那一条信息？设计验证工程师经常遭遇这种问题，我们通常通过在SystemVerilog 中开发一个通用的库来解决。通过服务一些验证工程和 ...; 个人分类: 验证前沿资讯|3421 次阅读|2 个评论

分享验证环境自动化生成: 路科验证 2017-2-28 22:52; 随着SoC规模不断增大，验证环境也不断变得复杂。例如，如果我们想要验证整个的SoC的总线，DUT可能包含几百个接口，如果我们人工的对各类VIP和DUT进行连接，会非常麻烦，而且易出错。所以验证环境的自动化是大势所趋。因而，在本文我们提出了一个系统的解决方案，提取设计信息，并根据所提取的信息，自动创建验证环境。 ...; 个人分类: 验证前沿资讯|3750 次阅读|0 个评论

分享浅谈SystemVerilog与UVM标准的发展（上）: 路科验证 2016-12-25 23:32; 每当一种标准模式，如 SystemVerilog and UVM ，被广泛采用时，无疑对用户和工具开发商都是有利的。对于用户而言，终于可以在多种工具中采用统一的代码准则了。而对于工具开发商，开发的工具也只需要支持一种特定的语言或者库就可以了。但是呢，标准这些东西毕竟也都是人定的，标准不断发展 ...; 个人分类: 验证前沿资讯|3848 次阅读|0 个评论

分享浅谈SystemVerilog与UVM标准的发展（下）: 路科验证 2016-12-25 23:29; 上篇主要分析一下SystemVerilog与UVM标准的发展历程。我们应该已经意识到了UVM产生以来，SoC验证产生了巨大的变化。我们需要考虑的是在这种趋势下，UVM的标准将何去何从。验证范围的变更 SoC设计变得越来越复杂，早些年的数据如下，现在自然更复杂了。除了存储器之外，逻辑和数据路径的平均门数已经 ...; 个人分类: 验证前沿资讯|2958 次阅读|0 个评论

1 ... 6 7 8 91011 12 13 14 ... 15 / 15 页下一页

关闭

站长推荐 /1

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-4-27 10:45 , Processed in 0.029472 second(s), 6 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

返回顶部