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路科验证 2017-9-12 21:34
文件: router.zip 文件: lab6.zip 文件: lab5.zip 文件: lab4.zip 文件: lab3.zip 文件: lab1.zip 文件: lab2.zip
个人分类: Synopsys SV 实验|5849 次阅读|2 个评论 热度 1
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路科验证 2017-9-6 18:45
Synophys SystemVerilog Lab1 文件: lab1.zip
个人分类: Synopsys SV 实验|3643 次阅读|2 个评论
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路科验证 2017-8-27 22:32
// control pins: // input: reset_n - active low reset // input: clock - master clock input // input port pins: // input: frame_n - must be active during whole input packet // input: valid_n - valid data input // input: di - the data input // output: busy_n - tells input that ...
个人分类: Synopsys SV 实验|2894 次阅读|0 个评论
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