日志

分享 基金定投划重点

2021-8-31 15:04

（006）推荐定投基金：中证500ETF； （007）工资收入去除生活花费后的50%-60%用于定投； （008）设置止盈线（15%），达到止盈线后赎回现金放入货币型基金中；或者（ 在牛市时，赎回现金加码定投份额）； （008）设置定投补仓线（-7%），把前期赎回的现金再次分期定投。 （009）一年赎回的话， 重点：定投一定要长期坚 ...

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分享 [转]Python文件常见操作

2018-7-17 15:34

https://www.cnblogs.com/jiangzhaowei/p/6123432.html Python 文件常见操作*** 1 、r或rt 默认模式，文本模式读 2 、rb 二进制文件 3 、w或wt 文本模式写，打开前文件存储被清空 4 、wb 二进制写，文件存储同样被清空 5 、a 追加模式，只能写在文件末 ...

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分享 UVM Info

2018-6-23 13:36

1. `umm_info("category","Display info",UVM_LOW) （1）UVM默认显示UVM_LOW和UVM_MEDIUM，如何显示UVM_HIGH信息？ 2. 路径索引可以通过get_full_name函数来获取。 $dispaly("The full name of current component is : %s ", get_full_name());

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分享 Primetime violation review

2018-6-19 09:18

特例： 1. Latch有timing borrow 不一定正确， 由电路功能决定 当latch 有timing borrow的时候，有可能会产生glitch,影响后续电路功能！ 2.latch有setup violation有可能是电路功能中的false path 当一个high pulse 即作为data，又作为high through clock时，上升沿需 ...

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分享 Linux

2018-6-11 06:43

#!/bin/csh -f if ( -e /cadtools/shell/.cshrc ) then source /cadtools/shell/.cshrc endif alias gm gvim alias gmdf gvimdiff alias ll ls -l alias lt ll -t alias la ll -a alias rm rm -i alias diskplace du -h --max-depth 1 alias newterm gnome-terminal alias h history alias ...

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分享 SystemVerilog 与 C语言的接口

2018-6-11 06:05

1. System verily 与C语言之间的数据传递 Verilog使用编程语言接口（Programming Language Interface）来跟C语言程序交互。 使用比较复杂。 SystemVerilog使用直接编程接口（Direct Programming Interface），他能跟家简单的连接C，C++或者其他非Ve ri lo g, 一旦使用import语句导入了一个C程序，就可以像调用SV中的子程 ...

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分享 The advance of SystemVerilog

2018-5-26 21:53

1. 回调（P237） （1）为测试平台提供一个“钩子”，以便测试程序在不修改原始类的情况下注入新的代码； （2）注入错误，放弃事务，延迟事务，将事务跟其他事务同步，将事务放进记分板，收集覆盖率数据等； （3）使用方法： 1）建立Driver_cbs类，其中有virtual task pre_task； post_task；其中的task的 ...

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分享 为什么会出现 "Path is unconstrained"?

2018-3-30 13:39

******************************************************************** Link: http://www.eefocus.com/hjacky/blog/15-01/310114_45a67.html 1.逻辑里面没有reg，或者latch这种会被clock约束的逻辑，比如整个逻辑里面输入输出没寄存，就是一坨组合逻辑； 2.时钟的传递有问题，比如reg/latch的时钟端没有接收到 ...

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