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日志

分享 5. 综合所使用的DRC
2019-6-19 16:08
1. 全程为design rule constraint 通常,target_library都有默认的max_transition, max_capacitance, min_capacitance DC会在target_lirary的设定值和用户设定值两者之间选择较小的那个 DRC比timing constraint的优先级高 2. 使用的命令:   ...
个人分类: DC|788 次阅读|0 个评论
分享 sv class
2019-6-18 20:56
1 子类调用父类的member: super . computer_crc(); 2 子类和父类的handle相互赋值 parent = child; $cast (child, parent); 3 父类作为函数参数   ...
个人分类: Verilog|495 次阅读|0 个评论
分享 UVM介绍
2019-6-18 20:09
1. 三大机制 sequence, factory, config 2. OOP三大属性 封装(encapsulation), 多态(polymorphism), 继承(inheritance) 3.
个人分类: UVM|454 次阅读|0 个评论
分享 Tcl
2019-6-18 16:23
1. 注释 1.1 空白行注释:#... 1.2 行注释:xxx ;#... 1.3 多行注释: if { 0 } {   ...
个人分类: Script|205 次阅读|0 个评论
分享 Timing Constraint
2019-6-18 14:52
1. syntax 检查: dcprocheck TOP.con 2. Timing budget 2.1 综合时,如果不知道外部的timing的情况,一般 Input delay: 内部保留40% Output delay: 内部保留40% &n ...
个人分类: DC|3512 次阅读|0 个评论 热度 5
分享 synthesis
2019-6-16 23:13
1. 综合过程 RTL-GTECH- Gate Netlist + SDC GTECH : 只有DC使用,GTECH没有timing和load的特征 ddc :DC内部使用的一种binary design数据库格式,ICC和PT也可以使用 & ...
个人分类: DC|1755 次阅读|1 个评论 热度 3
分享 timing violation fix
2019-6-16 22:27
1. setup violation fix a. 采用驱动能力大的cell, 牺牲了面积,换取速度 b. 加入pipeline c. 在capture clock路径上加入delay cell, 加大skew 2. hold violation fix a. 在CTS后,在数据D端加delay cell
个人分类: Misc|494 次阅读|0 个评论
分享 long wire的处理
2019-6-16 22:20
当走线太长时,分割成几段 1. original wire 每单位长度的R,C 假设有1000个单位长度的wire, Delay = K*1000R*1000C = KRC*(10^6) 分割成10段,加9个buffer 就变成Delay = K*100R*100C+9Delay(buf) = KRC*(10^4)+9Delay(buf)
个人分类: Misc|571 次阅读|0 个评论
分享 PVT
2019-6-16 22:06
1. Process:process factor 【0.9~1.1】 2. Voltage:电压越大,delay越小 3. 温度: 一般,温度越低,delay越小,速度越快 但是,在55nm以下, delay-temp呈v形分布
640 次阅读|0 个评论
分享 同步和异步复位
2019-6-16 22:01
1. synchronous reset 缺点:需要clock才能完成复位 2. asynchronous reset
个人分类: Misc|467 次阅读|0 个评论
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