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日志

Verification| UVM| Verilog| Verdi| dve| vcs| English| Script| Low Power| Misc| DC| physical design|

分享异步时钟域: yuanpin318 2019-6-20 17:55; 1. RTL的处理 a. 快时钟域到慢时钟域: double-clocking, metastable-hard寄存器 b. 慢时钟到快时钟域：使用handshaking c. dual-port ram 2. 每个clock domain都要创建一个时钟 3. 时钟域之间的timing path要disable，以防止 3.1 ...; 个人分类: DC|2422 次阅读|0 个评论热度 5

分享 5. 综合所使用的DRC: yuanpin318 2019-6-19 16:08; 1. 全程为design rule constraint 通常，target_library都有默认的max_transition, max_capacitance, min_capacitance DC会在target_lirary的设定值和用户设定值两者之间选择较小的那个 DRC比timing constraint的优先级高 2. 使用的命令： ...; 个人分类: DC|798 次阅读|0 个评论

分享 Timing Constraint: yuanpin318 2019-6-18 14:52; 1. syntax 检查： dcprocheck TOP.con 2. Timing budget 2.1 综合时，如果不知道外部的timing的情况，一般 Input delay: 内部保留40% Output delay：内部保留40% &n ...; 个人分类: DC|3641 次阅读|0 个评论热度 5

分享 synthesis: yuanpin318 2019-6-16 23:13; 1. 综合过程 RTL-GTECH- Gate Netlist + SDC GTECH : 只有DC使用，GTECH没有timing和load的特征 ddc :DC内部使用的一种binary design数据库格式，ICC和PT也可以使用 & ...; 个人分类: DC|1804 次阅读|1 个评论热度 3

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