在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
分享 timing loop
msrgr 2017-5-4 16:14
vivado warning, wire信号陷入循环赋值。 解决:检查赋值或改为reg类型。 同样的问题会引起modelsim出错: this error usually indicates that ModelSim is stuck in an infinite loop. In VHDL, this can happen when a signal is placed in the sensitivity list and this signal is changed in the process. The sig ...
个人分类: FPGA|3660 次阅读|0 个评论
分享 FPGA功能特点
msrgr 2017-4-26 16:15
FPGA和嵌入式软件以及PC联调的时候,对于出现的bug能否判定是FPGA哪个阶段出了问题,最好能定位准确? FPGA可以反馈输出一些标志信息,比如计数到多少,启动或关闭等信号,但也就仅此而已,可以当作一些信号灯的使用;因为FPGA本质还是电路,只是实现了定制的电路,没有那种可视化的界面和信息提示,无法查看全部的实 ...
个人分类: FPGA|888 次阅读|0 个评论
分享 <= vs =
msrgr 2017-4-13 10:14
在组合逻辑中,二者效果一致,都是立即赋值, 在always@( * )仿真验证已确认。 当然,最好用=,避免笔误写=
个人分类: FPGA|735 次阅读|0 个评论
分享 低电平复位
msrgr 2017-3-30 16:38
单个简易模块综合实现的结果,与整个工程实现的结果是很不同的。就高电平复位来讲(xilinx): 单个8bit寄存器高电平复位,会生成8个LUT来对rst_n做逻辑取反,变为高电平后再去复位FF. 但对整个工程而讲,会自动在最开始做一次逻辑取反,而后作为全局复位,因此并为浪费到LUT资源。 故不必在意高电平复位还是低电平复位 ...
个人分类: FPGA|1212 次阅读|0 个评论
分享 RTL验证
msrgr 2017-2-20 14:14
FPGA的优点是运行速度快,一个测试程序,FPGA一分钟可以跑完;如果仿真的话可能需要花费4个小时,修改一下程序重新运行,又需要4个小时。FPGA的缺点是看不到设计的运行细节,一旦出现RTL设计问题,不容易发现和定位。而且没有经过充分验证RTL,基本都有问题。 ...
个人分类: FPGA|1212 次阅读|0 个评论
分享 coe文件和mif文件
msrgr 2017-2-18 11:04
.mif和.coe这两个文件分别是Quartus和ISE的RAM和ROM的初始化文件,格式是很必要的 MIF文件的格式如下: WIDTH=14; --数据宽度为14位 DEPTH=2048; --数据长度为2048 ADDRESS_RADIX=UNS; --地址基数十进制,二进制为BIN,十六进制为HEX DATA_RADIX=UNS; --数据基数 CONTENT BEGIN 0 &nbs ...
个人分类: FPGA|3382 次阅读|0 个评论
分享 always@* 使用建议
msrgr 2017-2-14 11:38
Verilog-2001 added the much-heralded @* combinational sensitivity list token. Although the combinational sensitivy list could be written using any of the following styles: always @* always @(*) always @( * ) always @ ( * ) or any other combination of the characters @ ( * ) with or without whit ...
个人分类: FPGA|1234 次阅读|0 个评论
分享 fifo ram
msrgr 2017-2-11 09:57
fifo 只读写第一个地址的数据,无需地址 fifo 读使能(非空)有效后,有效数据(ipcore)在1clk之后才输出,即有1clk延时。 ram 任意读写指定地址的数据,需要地址
个人分类: FPGA|681 次阅读|0 个评论
分享 组合逻辑、锁存器中的毛刺现象
msrgr 2017-2-5 14:55
组合逻辑设计中的毛刺现象 latch( 锁存器)之所以对FPGA设计有危害,最主要是因为毛刺, 不能过滤毛刺 。这对于下一级电路是极其危险的。 和所有的数字电路一样,毛刺也是FPGA电路中的棘手问题,它的出现会影响电路工作的稳定性,可靠性,严重时会导致整个数字系统的误动作和逻辑紊乱。 信号在FPGA器件中通过逻 ...
个人分类: FPGA|4439 次阅读|0 个评论 热度 1
关闭

站长推荐 上一条 /1 下一条

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-3-29 20:05 , Processed in 0.013660 second(s), 3 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部