ASIC设计基础

1 介绍

一旦一个设计流片，你便希望它是正确的。时间，金钱还有你的名誉可能会因为ASIC的一个故障而一无所有。这门课程将涵盖流片前所有要做的步骤，这些步骤将会将你第一次流片失败的可能性减到最小，成功率达到最大。这些步骤包括怎样去写设计说明，由上到下的设计，仿真，测试向量生成，还有好的程序练习。

这份报告是针对于那些从事ASIC设计或正准备设计的工程师的。那些从未设计过ASIC的工程师会发现这门课程是非常有益的，那些有经验的设计师会发现这门课程是非常有用的参考书目。

1.1 什么是ASIC

一个专用集成电路，或ASIC，是指能被对半导体物理和半导体工艺不是很了解的工程师所设计的一种芯片。ASIC的销售商已经创建了元件和功能库，设计者可以在不需准确知道这些功能如何在硅上实现而使用这些库。ASIC的销售商也提供各自的软件工具，这些工具能对上述过程自动进行综合和电路的布局布线。ASIC供应商甚至还提供专门的工程师帮助ASIC设计者完成设计工作。这时供应商会对芯片布线，制造光刻板，并流片。

就像一个电路板工程师不需要对他设置在电路板上的集成电路有本质的了解一样，ASIC的设计师也不需要对他在ASIC设计中使用到的每一个单元完全了解。但这并不意味着不需要任何知识。就像一个印刷电路板工程师需要知道电容性负载和连线电阻这样的表面特性一样，ASIC设计者需要明白ASIC销售商提供给他的那些他在设计中要使用到的元件和功能库的说明书。

1. 2 门阵列和标准单元

这里有两种ASIC，并且每种有它自己的优点－－门阵列和标准单元。每种都有各自的结构。这些不同的结构导致了不同的制造工艺，不同的成本，不同的研发时间。根据你的需要，其中有一种会是最优的，并且它有利于让你在开始设计之前知道哪一种符合你的需要。

1.2.1 门阵列

门阵列包括规则的行和列的晶体管结构。每一个基础元件或门，包含着相同较少数量的未连接的晶体管。事实上，门阵列中的晶体管在开始时都是未连接的。这种情况产生的原因是因为器件的连接完全是由你所从事的设计所决定的。一旦你完成设计，布线软件就能算出哪些晶体管要进行连接。首先，设计中的低层次功能模块会被连接到一起。例如，六个晶体管能连接成一个D触发器。这六个晶体管在物理定位上彼此非常接近。在你设计中的低级别功能块被布局完成后，这些门阵列将被连接到一起。软件将继续这一过程直到整个设计完成。

ASIC的提供商生产大量包含门阵列的未布线模型，这些模型能满足各种门阵列使用者的要求。一个集成电路中包含多种材料的布线层，这些材料包括：半导体（硅），绝缘体（氧化物），还有导体（金属）。一个未布线模型使用了除最后起门连接作用的金属层外的所有介质。一旦你的设计完成，销售商只需连接上最后的金属层就可以完成你的芯片。

门阵列的优点是它有非常快的周转期。另外，因为销售商能为多家客户生产大量未布线阵列，所以每一家所分摊的开发费用就相对较低，这也被称为非经常性花费（NRE）。

1.2.2 标准单元

标准单元ASIC是对已经完成连接和紧密布线的晶体管单元进行设计，这些单元包括D触发器，加法器，计数器。ASIC设计师连接这些标准单元就像他把一些TTL管壳连接到PC板上一样。标准单元ASIC的布局软件试图将这些元件放在模型上，并尽可能高效的把它们连接起来。

因为每个单元包含生产和连接晶体管的所有的布线层，并且因为每一个用户的设计不同，所以每个标准单元ASIC必需从头开始设计。这就导致了它的周转时间远大于门阵列。每一次光刻都是针对每一个特定客户的特定层的。因此，客户们不能想门阵列那样共同分担标准单元ASIC的开发经费。

标准单元设计方法的优点是定型后的管芯大小明显小于完成相同功能的门阵列。对一个门阵列来说，管芯大小是固定的，并且阵列中的很多晶体管根本没有得到使用。对于标准单元设计来说，只有那些设计需要的晶体管才被放在管芯中。小的管芯面积可以使每片晶圆上能产出更多的管芯，也就使每一个管芯的成本降低。这一点对于大量应用的产品来说是一个巨大的优点。

另外，如果制造商的设计库中有所需的复杂单元的话，标准单元ASIC可直接使用。很多的制造商的设计库中都有微处理器核。如果用门阵列来实现的话，这些单元会很难设计，并会占用很大的面积。

1.3 哪一种ASIC符合你的需要

使用哪一种ASIC完全取决于你的项目和预算。当你想降低原始投入，需要快的摄影凸版的周转，并且产量不是很大时，应该使用门阵列。当你要实现非常复杂的功能，并且希望有较大产量时，应该使用标准单元。

2.2 与非门

在ASIC设计的最低层，如果是使用与非门进行设计的，而不是用其他例如与门，或门，非门来设计的话， 对很多设计来说是最理想的.首先，与非门更加具有均衡性。换句话说，器件的上升和下降延迟时间趋于相同，这样可以使你减少时序上所产生的问题。所以，与非门被作为最低级的晶体管使用，使传送时间低于其它基础门。

如果你使用电路图设计输入工具，使用与非门的话，你将能设计出更快的部分。如果你使用综合工具将一个高级描述转换成一个门级描述你可能希望综合工具将它转换成与非门，尤其是你非常关注它的性能的时候。

2.3 宏功能单元－软宏单元和硬宏单元

宏功能单元是那些预先被定义的功能模块，这些功能模块在很多设计中被经常用到，并且在不需了解他们的内部设计的情况下就可以使用它们。这些宏单元模块包括计数器，触发器，加法器，寄存器。这些宏单元的使用就像集成电路在PC板设计中的使用一样。事实上，很多销售商在他们的宏单元库中提供大量使用的74LS功能块。它们之所以非常有用，是因为他们允许设计者将高级的功能模块集成到设计中而不需要每次都再设计这些功能模块。

宏功能单元分为两种：软宏单元和硬宏单元，为了正确的决定何时使用何种单元，了解两种单元的差异是非常重要的。软宏单元是由产生指定功能的低级逻辑门组成的高级模块。当ASIC进行版图设计的时候，使用这些宏单元就像使用其它的门一样设置在管芯上，并进行布线。硬宏单元，换句话说，它是由大量已经被布局布线用以实现特定功能的门组成。硬宏单元被看成一个单独的门，并且每个门之间的内部连线是不能修改的。

软宏单元的优点是可以进行任意修改以适合设计师自己的特殊需要。例如，如果你有一个上升/下降沿控制的计数器，但是你只需要一个上升沿的计数器，你可以进入到宏单元中将那些用于下降沿的门去除。这样你就可以不用在从头开始设计了，并且你能从宏单元中消除任何不需要的功能模块。

软宏单元的另外一个优点是他们能在从一个设计中提取出来后，加以稍微改动便可集成到另外的设计中，甚至设计使用的是不同的技术。软宏单元在设计中是非常容易布线的，因为每个门都能被布局在版图中的任何位置。在设计中一个软宏单元和其它块之间的延时能够用布局布线工具进行综合。软宏单元的缺点是整个设计在布线之前，延时是很难预测的。这是因为延时将依赖于布线的长度。

硬宏单元的优点是延时完全可预测，因为门的布局布线是不能改变的。硬宏单元经常被用于优化性能和在进程中得到最短的延时。缺点是硬宏单元不能消除不需要的功能块或增加额外的功能块。因为它们是很大的功能块，它们不能轻易集成到版图中。硬宏单元和设计的剩余部分之间的时序关系不是很好，并且硬宏单元不能很好的移植到利用其它技术的设计中去。标准单元ASIC中的单元就是硬宏单元。高级功能块即可能是硬宏单元也可能是软宏单元。

2.4 同步设计

在ASIC设计中一个重要的概念就是同步设计，同时它也是没有经验的ASIC设计师最难以理解的概念。一旦一个ASIC设计师发现一个由于异步产生的错误，并试图去修改它，他或她就会转向同步时序设计。这是因为异步设计的问题是由偶然的边际时序问题产生的，或者当ASIC提供商改变他的工艺时才产生的。在一种工艺水平下使用多年的异步设计可能在改变工艺后突然不能使用。

同步设计可简单理解为所有的数据同时通过组合逻辑电路和对时钟信号同步的触发器，在不首先经过一个同步触发器的情况下，组合电路不会产生信号返馈到同一模块中的其它组合电路中。时钟是不能被门控的，换句话说，时钟必须直接输入到触发器的时钟输入端，在此之前不能穿过任何组合电路。

2.4．1 亚稳定性

在同步设计中，一个最容易混淆的词，最容易误解的概念是亚稳定性。亚稳定性阐述的是当一个异步信号被当做时钟输入一个同步触发器时所产生的情况。

2.4．2 异步逻辑的使用

既然我已经讨论了很多关于异步设计的规则，我将告诉你们一些这些规则中的例外。当然，这些例外只有在特殊的情况和在其它同步设计不能解决的情况下才能使用。
2.4.2.1 异步置位

现在在多数情况下异步置位已经被广泛采用，甚至被优先选用。如果ASIC提供商的设计库中包含可异步置位的触发器，则可将置位输入端连接到主置位输入端上，用以减少布线阻塞，减少同步置位的逻辑需要。这个置位只能用于对整个ASIC进行作用，不能在芯片中的普通模块中设置。在置位之后，你必须保证ASIC处在一种稳定状态，直到输入改变时，触发器才发生变化。你也必须保证ASIC的输入稳定，至少在置位撤销后的一个时钟周期内不改变。

2.4.2.2 其它异步电路

有时候，在时钟开始之前和时钟结束之后电路仍需要工作。产生系统置位信号的电路，和看门狗电路就是其中的一些例子。 我们应该集中精力设计这些同步电路，或将它们从芯片中移除，并且使用那些在任何情况下时序被清楚划分的芯片。如果这些不能做到，那么设计这些电路就要小心了，并要认识到改变半导体工艺可能会使你的ASIC不能使用。

2.5总线冲突

当两个输出同时驱动相同的信号，就有可能产生总线冲突。很明显的是，这将对ASIC的稳定性产生坏的影响。如果在一个时钟周期内发生短时间的总线冲突，则在许多个时钟周期后，对其中一个驱动源产生影响的可能性就会增加。解决办法就是两个驱动源不能同时工作。理想的解决方法是避免三态驱动连在一起，并且尽量使用多路选择器。
成功设计结构化ASIC的五个关键因素（转）

作者:Alain Bismuth Altera公司副总裁

  现在的 ASICs ASIC 设计 变得 越来越复杂，开发风险也越来越大，半导体业界已经迅速转向标准单元 ASIC 的有效替代方案。在过去的几年中，硅芯片供应商开始提供一类新的 ASIC ??“结构化 ASIC ”，与传统标准单元 ASIC 相比，此方案有效的减小了设计风险，实现了高性能、低功耗以及合理的价格。

  structured ASIC 结构化 ASIC 与标准单元 ASIC 的区别在于， structured ASIC 大部分 结构化 ASIC 经过预先加工，在制作过程中进行准备，为后续的专用设计预置在最佳阶段。当用户专用设计信息到达后，这些预置晶片采用顶部的几个金属层来进行定制 structured ASIC 结构化 ASIC 生产。而且， structured ASIC 结构化 ASIC 用户只需花费顶部几个金属层流片成本，而不像标准单元 ASIC 那样，进行全套掩模版的替换。同样，由于 structured ASIC 结构化 ASIC 大部分经过了预先制造，因此，周转时间比标准单元 ASIC 大大缩短。

  设计人员应非常重视成功设计 ASICs ASIC 的五个关键因素：风险、成本、性能、方法和“ 100K 批量瓶颈”。本文将阐述这些成功因素，解释 Altera 最新 structured ASIC 结构化 ASIC ?? HardCopy II 器件??是如何在这五个方面获得成功的。

  因素 1 ??减小风险

  标准单元 ASIC 没有充分发挥每个制造规范的功能，因此带有很大的风险。非功能硅芯片意味着必需在器件调试、解决问题、验证新设计以及最后器件重新制造上花费大量人力物力。这些阶段成本高，耗时长，延缓了产品上市时间，从而缩小了市场份额。

  structured ASIC 结构化 s ASIC 是标准单元 ASICs ASIC 的有效替代方案，它本质上不具有标准单元 ASIC 设计那样的风险。特别是对于当今的工艺节点设计，市场要求在开发的每个阶段，每次都能一次实现芯片功能，将风险降到最低。

  Altera 的 HardCopy II 器件是在成功的第一代HardCopy 器件基础上制造的，采用了同样验证过的方法，在每个开发阶段都将风险降至最低。通过在 Stratix ? II FPGA 中进行原型设计，在无缝移植到 HardCopy II structured ASIC 结构化 ASIC 之前，工程师可以根据需要验证和修改设计，直到符合所需的功能要求。

  FPGA 所验证的设计用于开发 structured ASIC 结构化 ASIC ，因此设计人员在很大程度上减小了出现非功能硅芯片的风险。而且， HardCopy II 器件与其原型 FPGA 引脚完全兼容，无需对 FPGA 开发系统做任何修改。 HardCopy II 器件与 Stratix II FPGA 采用同样的 90-nm 制造工艺，进一步减小了风险。 ASIC 设计人员能够充分利用 Altera 在已经批量发售 FPGA 上所取得的开发和制造经验，将风险降至最低。

  因素 2 ??降低成本

  时间就是金钱。 尽管这是老生常谈，但对于 ASIC 设计人员依然非常重要：特别是在要求产品迅速上市的时候，迫切需要减小时间和资金投入。

  Structured ASIC 结构化 s ASIC 有两类成本组成??器件成本和器件所有权成本。传统上，大部分 structured ASIC 结构化 s ASIC 通过压低单元成本来降低器件成本，却不能降低总体拥有成本。

  很多因素都会影响总体拥有成本，如总体开发费用和不能及时上市的代价等。这两种成本彼此密切相关：据高不下的开发费用往往来自于较长的开发周期。掩模版也是构成总体拥有成本的明显因素，并且是标准单元 ASIC 总体拥有成本中迅速上升的部分，但是同重新设计标准单元 ASIC 相比，它还不是最重要的因素。

  重新设计极大的影响了产品面市时间。由非功能硅芯片造成的重新设计使设计人员又回到了画电路板上。设计人员花费大量时间和精力调试器件，同时还面临着第二次要成功的压力。这都影响了产品及时面市，并有可能丢掉市场份额。

  设计人员考虑以 structured ASIC 结构化 s ASIC 来替代标准单元 ASIC 时，除了器件成本外，应该重视总体拥有成本。 structured ASIC 结构化 s ASIC 能够从根本上简化器件重制，并可以重新使用经过验证的设计，因此可以缩短产品面市时间。

  HardCopy II structured ASIC 结构化 s ASIC 不仅实现了非常低的单元成本，还将总体拥有成本降到了最低。 HardCopy II 器件的创新逻辑结构采用了精细粒度逻辑单元?? Hcell 。这种单元粒度使器件具有很高的逻辑门数量而价格很低。 HardCopy II 器件通过高效的设计方法减小了总体拥有成本，该方法将 FPGA 原型无缝移植到 structured ASIC 结构化 ASIC 上，实现了“一次成功”硅芯片，以及产品及时生产和及时面市。

  因素 3 ??符合性能要求

  为使 structured ASIC 结构化 s ASIC 符合标准单元 ASIC 的性能要求，结构化单元等基本设计实体的抽象层应该是能够用于普通设计流程的高性能单元。抽象级别越高，对性能进行优化的限制也就越多，整体设计也就越慢。

  HardCopy II 器件采用精细粒度逻辑单元，提高了 structured ASIC 结构化 s ASIC 的性能表现。这些器件都采用 1.2V ， 90-nm 工艺技术，体系结构可提供超过 350MHz 的系统时钟。用户可以轻松实现象标准单元 ASICs ASIC 那样的各种应用。

  因素 4 ??高效的设计方法和经过验证的 IP

  第三方 EDA 供应商提供的各种专有工具都支持现在的大多数 structured ASIC 结构化 s ASIC 。这就需要设计人员解决综合和流程的挑战。设计人员要重新学习使用这些工具。这些工具需要在输入和输出点加入转换器，因此与现有的流程不能完全兼容。正式设计之前，必需花费时间和精力整合设计流程和方法。

  标准单元 ASIC 设计人员投入了大量的资金进行工具和基本设计开发。 structured ASIC 结构化 s ASIC 已经开始迅速替代标准单元 ASIC ，其设计应能够简便的同现有开发环境集成到一起。这不仅节省大量的资源和时间，而且还避免了采用新工具的风险。

  插入到设计编辑器的 Synopsys DC-FPGA 等业内标准软件都可以设计开发 HardCopy II 器件。这种解决方案实现了花费最小投入和精力，充分利用现有基础结构的简便方法。

  无论 IP 内核是否经常使用，设计人员都必需在新设计中花费相当的时间和精力对其进行综合、验证。如果内核不能充分发挥功能，并且同设计模块其余部分不兼容，将会导致硅芯片的失败。

  由于 HardCopy II 设计方法将经过 FPGA 验证的网表无缝移植到 structured ASIC 结构化 ASIC 上，因此将风险降到了最低。

  IP 内核已经是网表的一部分，不需要再进行额外的综合或验证，从而节省了大量的时间和资源。由于内核在系统内同 FPGA 经过了功能验证，因此保证对每个规范都能正常运转。

  因素 5 ??打破 100K 批量瓶颈

  到目前为止， structured ASIC 结构化 s ASIC 仅限于 10K 到 100K 单元产量。这种局限主要来自于制造成本和基本设计实体对管芯面积的限制。传统上，这些器件无法象标准单元 ASIC 那样进行大批量应用。

  HardCopy II structured ASIC 结构化 s ASIC 打破了 100K 瓶颈，使 structured ASIC 结构化 s ASIC 能够同标准单元 ASICs ASIC 在大批量上进行竞争。 HardCopy II 器件精细粒度 Hcell 结构实现了极高的低价格逻辑门数量。在很多应用场合，用户可以选择这些器件作为标准单元 ASICs ASIC 的替代方案。

  总之， ASIC 设计人员在设计其 structured ASIC 结构化 ASIC 器件时应仔细衡量这五个重要因素：成本、风险、性能、方法和 100K 批量瓶颈。 Altera HardCopy II structured ASIC 结构化 ASIC 器件作为标准 ASIC 设计的可行替代方案，在这五个方面都取得了成功。