日志

2.5 时序逻辑-总是要慢一拍

热度 12已有 3079 次阅读| 2019-9-9 16:11 |个人分类:典型电路设计|系统分类:芯片设计

回复 rosshardware 2019-9-14 20:33: input delay 和 output delay的物理意义就是给外部的走线和逻辑延时留的余量。这个两个的Delay的相对零点就是从内部的IO边界开始。设置好了input delay 和output delay，按照2的分析，就可以是的工具在对入口或者出口的寄存器的位置摆放进行约束，保证外部接口电路设计在input delay和output delay的约束范围内，我们的电路还可以工作在同一个时钟域的同步电路状态。全局时钟资源的T_skew是不可以忽略的哈，实际工具进行Timing分析的时候，是会根据实际时钟树的路径差异计算进去的，这个忽略了，就会出问题，你看sta的Timing report就知道了，只是在前期综合的时候，因为这个时候时钟树还没有插入，我们得不到每个DFF的真实Skew，这个阶段会按照T Skew为0去处理，后期物理Floorplan完成，时钟树插入后，仍然会按照实际T Skew计算 hold 和 setup是否满足。

回复 lotfy 2019-9-11 17:33: 我想问下input delay 和output delay 的物理意义？这两个delay的相对零点是什么呢？你文中有描述到1和3种情况会虚拟寄存器，达到2的分析效果这到底怎么理解呢？
还有在全局时钟资源驱动时，我在其他文章有理解到T_skew是忽略不计的是这样的吗？