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日志

阻抗匹配的研究

已有 2142 次阅读2007-7-11 10:39

天气: 晴朗
心情: 高兴

在高速的设计中,阻抗的匹配与否关系到信号的质量优劣。阻抗匹配的技术可以说是丰富多样,但是在具体的系统中怎样才
能比较合理的应用,需要衡量多个方面的因素。例如我们在系统中设计中,很多采用的都是源段的串连匹配。对于什么情况下需
要匹配,采用什么方式的匹配,为什么采用这种方式。
例如:差分的匹配多数采用终端的匹配;时钟采用源段匹配;
1、 串联终端匹配
串联终端匹配的理论出发点是在信号源端阻抗低于传输线特征阻抗的条件下,在信号的源端和传输线之间串接一个电阻R,使
源端的输出阻抗与传输线的特征阻抗相匹配,抑制从负载端反射回来的信号发生再次反射.
串联终端匹配后的信号传输具有以下特点:
A 由于串联匹配电阻的作用,驱动信号传播时以其幅度的50%向负载端传播;
B 信号在负载端的反射系数接近+1,因此反射信号的幅度接近原始信号幅度的50%。
C 反射信号与源端传播的信号叠加,使负载端接受到的信号与原始信号的幅度近似相同;
D 负载端反射信号向源端传播,到达源端后被匹配电阻吸收;?
E 反射信号到达源端后,源端驱动电流降为0,直到下一次信号传输。
相对并联匹配来说,串联匹配不要求信号驱动器具有很大的电流驱动能力。
选择串联终端匹配电阻值的原则很简单,就是要求匹配电阻值与驱动器的输出阻抗之和与传输线的特征阻抗相等。理想的信
号驱动器的输出阻抗为零,实际的驱动器总是有比较小的输出阻抗,而且在信号的电平发生变化时,输出阻抗可能不同。比如电
源电压为+4.5V的CMOS驱动器,在低电平时典型的输出阻抗为37Ω,在高电平时典型的输出阻抗为45Ω[4];TTL驱动器和CMOS驱动
一样,其输出阻抗会随信号的电平大小变化而变化。因此,对TTL或CMOS电路来说,不可能有十分正确的匹配电阻,只能折中考
虑。
链状拓扑结构的信号网路不适合使用串联终端匹配,所有的负载必须接到传输线的末端。否则,接到传输线中间的负载接受
到的波形就会象图3.2.5中C点的电压波形一样。可以看出,有一段时间负载端信号幅度为原始信号幅度的一半。显然这时候信号
处在不定逻辑状态,信号的噪声容限很低。
串联匹配是最常用的终端匹配方法。它的优点是功耗小,不会给驱动器带来额外的直流负载,也不会在信号和地之间引入额
外的阻抗;而且只需要一个电阻元件。
2、 并联终端匹配
并联终端匹配的理论出发点是在信号源端阻抗很小的情况下,通过增加并联电阻使负载端输入阻抗与传输线的特征阻抗相匹
配,达到消除负载端反射的目的。实现形式分为单电阻和双电阻两种形式。
并联终端匹配后的信号传输具有以下特点:
A 驱动信号近似以满幅度沿传输线传播;
B 所有的反射都被匹配电阻吸收;
C 负载端接受到的信号幅度与源端发送的信号幅度近似相同。
在实际的电路系统中,芯片的输入阻抗很高,因此对单电阻形式来说,负载端的并联电阻值必须与传输线的特征阻抗相近或
相等。假定传输线的特征阻抗为50Ω,则R值为50Ω。如果信号的高电平为5V,则信号的静态电流将达到100mA。由于典型的TTL或
CMOS电路的驱动能力很小,这种单电阻的并联匹配方式很少出现在这些电路中。
双电阻形式的并联匹配,也被称作戴维南终端匹配,要求的电流驱动能力比单电阻形式小。这是因为两电阻的并联值与传输
线的特征阻抗相匹配,每个电阻都比传输线的特征阻抗大。考虑到芯片的驱动能力,两个电阻值的选择必须遵循三个原则:
⑴. 两电阻的并联值与传输线的特征阻抗相等;
⑵. 与电源连接的电阻值不能太小,以免信号为低电平时驱动电流过大;
⑶. 与地连接的电阻值不能太小,以免信号为高电平时驱动电流过大。
并联终端匹配优点是简单易行;显而易见的缺点是会带来直流功耗:单电阻方式的直流功耗与信号的占空比紧密相关?;双
电阻方式则无论信号是高电平还是低电平都有直流功耗。因而不适用于电池供电系统等对功耗要求高的系统。另外,单电阻方式
由于驱动能力问题在一般的TTL、CMOS系统中没有应用,而双电阻方式需要两个元件,这就对PCB的板面积提出了要求,因此不适
合用于高密度印刷电路板。
当然还有:AC终端匹配; 基于二极管的电压钳位等匹配方式

3、信号发射与端接技术
3.1、 信号反射的形成
传输线上的阻抗不连续会导致信号反射,我们以理想传输线模型来分析与信号反射有关的重要参数。理想传输线L被内阻为R0的数字信号驱动源VS驱动,传输线的特性阻抗为Z0,负载阻抗为RL。
理想的情况是当R0=Z0=RL时,传输线的阻抗是连续的,不会发生任何反射,能量一半消耗在源内阻R0上,另一半消耗在负载电阻RL上(传输线无直流损耗)。如果负载阻抗大于传输线的特性阻抗,那么负载端多余的能量就会反射回源端,由于负载端没有吸收全部能量,故称这种情况为欠阻尼。如果负载阻抗小于传输线的特性阻抗,负载试图消耗比当前源端提供的能量更多的能量,故通过反射来通知源端输送更多的能量,这种情况称为过阻尼。欠阻尼和过阻尼都会引起反向传播的波形,某些情况下在传输线上会形成驻波。当Z0=RL时,负载完全吸收到达的能量,没有任何信号反射回源端,这种情况称为临界阻尼。从系统设计的角度来看,由于临界阻尼情况很难满足,所以最可靠适用的方式轻微的过阻尼,因为这种情况没有能量反射回源端。
只要 根据传输线的特性阻抗进行终端匹配,就能消除反射。从原理上说,反射波的幅度可以大到入射电压的幅度,极性可正可负。当RL<Z0时,ρL>0,处于欠阻尼状态,反射波极性为正。
当从负载端反射回的电压到达源端时,又将再次反射回负载端,形成二次反射波
3.2、阻抗匹配与端接方案
4.2.1、典型的传输线端接策略
由以上分析可知,在高速数字系统中,传输线上阻抗不匹配会引起信号反射,减小和消除反射的方法是根据传输线的特性阻抗在其发送端或接收端进行终端阻抗匹配,从而使源反射系数或负载反射系数为零。
传输线的端接通常采用两种策略:(1)使负载阻抗与传输线阻抗匹配,即并行端接(2)使源阻抗与传输线阻抗匹配,即串行端接。即如果负载反射系数或源反射系数二者任一为零,反射将被消除。从系统设计的角度,应首选策略1,因其是在信号能量反射回源端之前在负载端消除反射,即使ρL=0,因而消除一次反射,这样可以减小噪声、电磁干扰(EMI)及射频干扰(RFI),而策略2则是在源端消除由负载端反射回来的信号,即使ρS=0和ρL=1(负载端不加任何匹配),只是消除二次反射,在发生电平转移时,源端会出现持续时间为2TD的半波波形,不过由于策略2实现简单方便,在许多应用中也被广泛采用。两种端接策略各有其优缺点。 
(1)并行端接
并行端接主要是在尽量靠近负载端的位置加上拉和/或下拉阻抗以实现终端的阻抗匹配。
(2)串行端接
串行端接是通过在尽量靠近源端的位置串行插入一个电阻RS(典型10Ω到75Ω)到传输线中来实现的,如图8所示。串行端接是匹配信号源的阻抗,所插入的串行电阻阻值加上驱动源的输出阻抗应大于等于传输线阻抗(轻微过阻尼)。
这种策略通过使源端反射系数为零从而抑制从负载反射回来的信号(负载端输入高阻,不吸收能量)再从源端反射回负载端。
串行端接的优点在于:每条线只需要一个端接电阻,无需与电源相连接,消耗功率小。当驱动高容性负载时可提供限流作用,这种限流作用可以帮助减小地弹噪声。串行端接的缺点在于:当信号逻辑转换时,由于RS的分压作用,在源端会出现半波幅度的信号,这种半波幅度的信号沿传输线传播至负载端,又从负载端反射回源端,持续时间为2TD(TD为信号源端到终端的传输延迟),这意味着沿传输线不能加入其它的信号输入端,因为在上述2TD时间内会出现不正确的逻辑态。并且由于在信号通路上加接了元件,增加了RC时间常数从而减缓了负载端信号的上升时间,因而不适合用于高频信号通路(如高速时钟等)。
4.2.2、多负载的端接
在实际电路中常常会遇到单一驱动源驱动多个负载的情况,这时需要根据负载情况及电路的布线拓扑结构来确定端接方式和使用端接的数量。一般情况下可以考虑以下两种方案。
如果多个负载之间的距离较近,可通过一条传输线与驱动端连接,负载都位于这条传输线的终端,这时只需要一个端接电路。如采用串行端接,则在传输线源端加入一串行电阻即可,如图9a所示。如采用并行端接(以简单并行端接为例),则端接应置于离源端距离最远的负载处,同时,线网的拓扑结构应优先采用菊花链的连接方式。

如果多个负载之间的距离较远,需要通过多条传输线与驱动端连接,这时每个负载都需要一个端接电路。如采用串行端接,则在传输线源端每条传输线上均加入一串行电阻。如采用并行端接(以简单并行端接为例),则应在每一负载处都进行端接。

3.2.3、 不同工艺器件的端接策略
阻抗匹配与端接技术方案随着互联长度和电路中逻辑器件的家族在不同也会有所不同,只有针对具体情况,使用正确适当的端接方法才能有效地减小信号反射。
一般来说,对于一个CMOS工艺的驱动源,其输出阻抗值较稳定且接近传输线的阻抗值,因此对于CMOS器件使用串行端接技术就会获得较好的效果。而TTL工艺的驱动源在输出逻辑高电平和低电平时其输出阻抗有所不同,这时,使用并行戴维宁端接方案则是一种较好的策略。ECL器件一般都具有很低的输出阻抗,因此,在ECL电路的接收端使用一下拉端接电阻(下拉电平需要根据实际情况选取)来吸收能量则是ECL电路的通用端接技术。
当然,上述方法也不是绝对的,具体电路上的差别、网络拓扑结构的选取、接收端的负载数等都是可以影响端接策略的因素,因此在高速电路中实施电路的端接方案时,需要根据具体情况通过分析仿真来选取合适的端接方案以获得最佳的端接效果。

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