ESD加固设计的CAD工具

吴建得^1,2  罗宏伟²

(1广东工业大学材料学院 广州510006 ;  2 电子元器件可靠性物理及其应用技术国家级重点实验室 广州510610 )

摘 要：随着器件尺寸的进一步缩小，ESD加固设计变得更为突出，传统ESD设计是基于试验的反复设计，其设计周期长，效率低，基于CAD的ESD加固设计是目前研究的一个热点，本文介绍了几种可以提高ESD加固设计效率和正确性的CAD工具，并对不同工具的特性加以简要的说明。

关键词 : CAD   ESD  验证  提取  

Some new tools for ESD protection design

WuJiande^1,2 LuoHongwei²

^{(1 Material department of Guangdong University of Technology 510006 ;  2CEPREI  Guangzhou   510610)}

Abstract :   As technology scaling continues, supply voltages are lowered, ESD induced failures increased ,the traditional empirical ESD design method is tedious and time-consuming, in this paper ,we introduce some CAD tools which can improve the ESD  design efficiency, and the properties of these tools are also discussed briefly.

Keywords: CAD; ESD; design; extract; verification

1引言

ESD导致的失效已经成为IC产业界所面临的影响芯片可靠性的一个主要问题。随着IC技术进入高速、深亚微米（VDSM）领域，特别是对于混合电路和RF电路来说， ESD保护结构的设计面临着越来越多的挑战,现行IC设计规则均要求采用片上ESD保护结构来防止潜在的ESD破坏。采用传统的方法设计片上ESD保护电路，难以一次性成功，通常要经过反复的测试和重新设计才可以达到设计要求，这样做耗时费力，为了缩短产品上市时间，采用计算机辅助（CAD）ESD保护设计来代替传统的反复试验式设计方法，以实现ESD电路设计的可预测性，已成为当今IC设计之当务之急，采用ESD保护单元模拟设计工具，有助于设计出合适的片上ESD保护结构和电路，但是全芯片的ESD设计还要考虑ESD保护单元与被保护部分的相互影响、总体ESD防护能力、版图设计的正确性、总线电阻的大小、片上ESD保护单元面积等因素，基于CAD的全芯片ESD保护设计验证，可以有效的解决全芯片ESD设计中存在的问题，提高设计效率和改进设计方案，下文会针对ESD设计不同阶段遇到的问题，介绍几种解决问题的相关的工具，包括ESD保护单元模拟设计工具，ESD版图提取工具，ESD版图检查工具，ESD验证工具等。

2 传统的ESD设计方法

随工艺技术越来越先进和VLSI的按比例缩小，增加了对ESD保护电路的要求，对于IC设计人员来说必须要设计出高性能的ESD保护电路用以保护内部电路，在保证达到指定ESD水平之前，设计人员需要多次反复设计。基于测试的反复设计流程如下图所示[1]

图1  传统的基于试验的反复设计方法

从以上设计流程可以看出，传统ESD保护电路的设计主要靠事后评价和反复设计，导致设计周期长、效果差、费用高。

因此希望在最终测试和评价之前，能够在设计阶段对ESD保护电路进行特性模拟，使设计者优化保护电路，从而减少循环的次数，借助一定的CAD工具可以有效的做到这一点，下文会对ESD设计过程中用到的相关工具加以介绍。

2 ESD设计相关CAD工具

2.1 ESD保护结构的模拟仿真工具

对于ESD保护结构的设计很多人采用TCAD仿真，常用的模拟工具有MEDICE、TSUPREM4、DAVINC、SILVACO等，由于ESD情况下，器件工作在大电流，大电场下，器件工作接近二次击穿的时候，器件内部温度较高，模型复杂，因此不容易准确模拟。而这些软件多数是自带的物理模型，比较粗糙，不能做定量的分析。另外，IETSIM是伊利诺斯州大学研发的一个标准电路电热模拟软件，是专门针对ESD仿真的类似SPICE的工具，可用来进行不同的保护电路设计。

另外，设计人员很多用SPICE对ESD保护电路进行仿真，设计人员要从工艺参数中去提取各个等效电路元件的值，这样有点费时。SPICE里也没有包含器件在ESD大电流下的模型，且ESD的放电电流是瞬间大电流，上升时间往往为10ns左右，在SPICE的模型中还不能反映如此短而大电流的情况， SPICE里的方程没有考虑温度效应，所以精度也有限。它可以为设计提供定性的分析，起到一定的指导作用。

文献[2]中介绍了一种模拟器—VerifyESD，该工具是对SPICE 模拟器的一个前后处理器。特别对于混合电路来说，器件和节点的数量都很大，拿基本单元进行顶层的SPICE模拟很不合实际。VerifyESD在模拟之前从网表中找出可能发生的ESD电流路径，然后从原始网表中提取一个“小网表”，该小网表只包含ESD电流关键路径上的元件，有了这个小网表就可以往下进行模拟，该工具使得那些没有ESD设计经验的电路设计者在设计电路的早期就能够进行ESD验证。该工具还处于不完善阶段，随着模拟器，模型以及寄生提取方面的进一步研究。它将变得更加完善。其工作流程图如下[2]：

                           图2 VerifyESD工作流程图

2.2 ESD保护设计的版图提取工具

在任何设计验证的过程中，首先要对 ESD保护器件进行提取，然后才可以进行下一步的设计规则、版图/电路图检查和全芯片ESD电路模拟。但是，对ESD保护器件的提取有一定的难度,这是因为：①ESD保护器件的提取不同于提取一般的器件，ESD保护结构通常是非常规器件，常规器件象MOSFET,可以对版图进行基本的布尔操作来实现提取，但ESD保护器件结构复杂，版图也不规则，因此常规的器件提取器不能对其提取；②ESD瞬态电流通常导致一些寄生的“类”ESD保护器件在人为设计的ESD保护器件工作之前就导通，造成芯片提前失效， 因此提取的过程还要考虑寄生的ESD保护器件。

ESD extractor是一种可以提取任意ESD保护器件，满足全芯片ESD保护设计验证的需求的工具。其流程图如下图所示[3]：

图3 ESD extractor流程图

ESD extractor分以下几步来对ESD保护器件进行提取：(1)从工艺文件中读取器件定义，将其保存到模型数据库中；(2)将版图数据保存到版图的数据库中；(3)识别出ESD器件（人为设计的以及寄生的。ESD extractor最终的网表输出应该包含所有可能被导通的ESD保护器件（人为设计的以及寄生的），得到了最终的网表，就可以用其他工具进行下一步的检查或模拟。ESD Extraction Engine中用到的关键技术主要有：基于子图同构的ESD器件识别方法；定义器件模型；器件识别处理过程；基于分解方法的有效器件识别算法等。文献[3]有对该提取程序的结构和算法的的详细描述。

2.3 全芯片ESD保护电路的DRC工具

ESD保护设计错误主要是因为： 1使用了不当的保护器件类型；2指条不对称；3源漏的布局错误；4不均匀电流分布。可见，ESD保护电路的保护效果跟版图的设计密切相关，再好的ESD保护设计电路，如果版图设计没有处理好，同样得不到好的保护效果，且不同的工艺条件下，ESD的版图设计必须做重新调整，以满足设计要求。一般的设计规则不管处理的电路是什么功能，它们都是基于一定的几何规定，具有相当的一致性，但ESD保护电路有自己特有的设计规则，且较复杂，一般的商用DRC软件不能对其进行处理。制定这些设计规则通常要对ESD失效机理有深入的了解，同时对这些设计规则的检查往往要花费ESD工程师很多的时间和精力。但是如果通过自动检查工具，就可以解决普通的ESD设计错误，减少因版图设计不当造成的抗ESD能力低下。文献[4]中提出了一种ESD design rule checker ，该工具可以检查一下内容：1为了防止出现寄生电流路径而规定的敏感间距要求；2 ESD保护电路和被保护电路的兼容性；3可能影响到保护力度的关键总线的电阻。该工具示意图如下[4]：

图4 ESD design rule checker

从上图可以看出，版图提取engine是该工具的核心，版图提取engine首先从工艺文件中读取版图层信息和器件定义。根据工艺文件，它可以从GDSII文件中提取出器件， 器件几何形状和连接关系。版图提取engine提取器件采用的是将器件说明语句中描述的器件模型转换为图形，然后用“子图同构”（subgraph Isomorphism）的方法。提取之后，再拿提取出来的器件与设计的电路图做对比，相当于对ESD保护电路进行了一次小的LVS。最后一步是对对应的器件进行相应的设计规则检查。

该软件的进步之处：1 该软件的电路提取器可以提取ESD保护电路；2 也可以对寄生的ESD器件提取；3 不仅检查版图的正确性，还可以检查版图的风格。但是，该软件设计还存在一些不完善之处，其提取能力有限，ESD设计规则检查也只限于单个I/O端，更不能优化设计，也不具备全芯片的检查能力。

2.4 全芯片ESD设计验证工具——ESDInspector

前文已经提到，全芯片ESD保护设计验证对芯片的ESD成功设计具有重要的作用，但是全芯片ESD验证存在着一定的困难，缺乏相应的工具，开发ESD保护设计CAD工具的主要挑战也在于对全芯片进行ESD保护设计验证，这是因为(1)ESD保护的成功设计取决于整个芯片上的ESD保护网络与被保护核心电路的相互作用，验证工具考虑ESD保护器件时要将其看作是一个网络，而不能分立的对其单独分析。(2) 版图文件中存在许多寄生的“类”ESD保护器件，但只有少数寄生的器件在ESD的应力下可变为导通路径，因此验证工具要能够找出这些“少数寄生器件”。(3)这样的验证工具还要能够对人为设计的ESD保护器件进行检查，以确定其版图设计的正确性。

ESDInspector 是一个智能化的版图级的ESD保护电路设计验证CAD工具，ESDInspector和前面提到的ESDExtractor其实是完整的CAD包的不同部分，它们组合在一起可以很好的完成全芯片ESD保护的设计验证，该软件包即所谓的ESDCat，由C++编写。ESDInspector工作流程如下图所示[6]:

图5 ESDInspector工作流程图

从以上流程图可以看出，版图级ESD验证通过以下步骤进行，首先用前面提到的ESD extractor提取出所有的ESD器件（人为设计的和寄生的），然后对提取出的ESD网表进行检查，看是否有ESD保护器件遗漏，若有遗漏，则版图有误；接下来要找出关键的ESD器件，移除非关键的ESD器件，这一步要靠智能参量检查（Smart Parametric Checking engine）来完成。智能参量检查包括定义一组ESD关键参数以及相关的检查准则。所谓ESD关键参数，也就是常用ESD保护器件的开启点，维持点V ，维持电阻R 等。这些可以参数决定哪些ESD保护结构在什么时候开启，各pad电压钳位能力，泄放电流的效率和所能承受的ESD电流大小。除了这些参数，一些具体结构的参数也应考虑，比如基于BJT和MOSFET的保护结构，电流增益β也是关键参数。而对于SCR，要将其寄生NPN和PNP的β的乘积 设为关键参数。各个关键参数有自己对应的检查准则。比如说 、 参数，与之对应的检查准则为：如果 小于1 ，那么该SCR器件应当移除，因为它不可能被ESD脉冲导通。若提取出了两个并行连接的ESD保护器件A和B，若A的触发电压远高于B，则移出A。若A和B有相近的触发电压，则比较它们的动态电阻R ，若A的R 大于B的，则移除A器件。若A和B有相近的触发电压和动态电阻，则比较它们的维持电压V 。当然以上列出的这些简单检查准则还可以不断的被添加或者修改，以满足更复杂的设计验证或者与其他新颖的ESD保护结构相符合。

ESDInspector最终可以输出一个网表，以供下一步的电路图级的设计验证。同时，ESDInspector也可以输出ESD验证的结果，该结果可以是文本格式，也可以图形的格式显示。

以上工具的有效性在特定的电路设计和工艺条件下得到了证明，但是ESD保护单元关键参数点的提取准确性要受到模型的准确性的制约，而目前这些模型的精确性都限，因此这从根本上制约了这些工具的精确性。随着模型的不断改进以及算法的优化，这些工具的精确性必将进一步得到提升。

3 总结

本文简单介绍了复杂工艺条件下，ESD设计中可能存在的问题，以及解决有关问题的EDA工具。因为受制于基本保护单元模型准确性以及其他因素的制约，这些ESD辅助设计工具还存在一定的不足之处，但是这些工具的运用的确可以大大提高ESD设计的效率和准确性，为一次性成功设计ESD保护提供了有力的支持，随着工艺的进步，以及复杂电路的发展，ESD保护设计将面临更多挑战，只有进一步发展和完善ESD辅助设计工具，才能为ESD加固设计提供更加精确的支持。

参考文献

[1] JAVIER A. SALCEDO. design and characterization of novel devices for new generation of ESD protection structures 2006

[2] Michael Baird, Richard Ida .  VerifyESD: A Tool for Efficient Circuit Level ESD Simulations of Mixed-Signal ICs EOS/ESD SYMPOSIUM 00-465

[3] Rouying Zhan, Haigang Feng,  ESDExtractor: A New Technology-Independent CAD Tool for Arbitrary ESD Protection Device Extraction IEEE TRANSACTIONS ON COMPUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS, VOL. 22, NO. 10, OCTOBER 2003

[4] Q.Li, Y. J. Huh, J. W. Chen, P. Bendix, and S. M. Kang ESD Design Rule Checker 2001 IEEE

[5] Rouying Zhan, Haigang Feng, Haolu Xie and Albert Wang ESDINSPECTOR: A NEW LAYOUT-LEVEL ESD PROTECTION CIRCUITRY DESIGN VERIFICATION TOOL USING A SMART-PARAMETRIC CHECKING MECHANISM

[6] VeriCDF：Verification Methodology for Charged  Device Failures

[7] Sachio Hayashi, Fumihiro Minami, Masaaki Yamada  Full-Chip Analysis Method of ESD Protection Network [8]Hans martin Buschbeck,the future is copper

[8] Snehamay Sinha, Hemalata Swaminathan, Gopalarao Kadamati" and Charvaka Duvvury An Automated Tool for Detecting ESD Design Errors EOS/ESD SYMPOSIUM 98-209

[9] ESD Protection Design Methodology  http://www.iis.ee.ethz.ch/nwp/esdem/

[10] iETSIM Version 2.0 Users Manual

[11]Sarnoff Offers Snap-On ESD IO Protection for Chip and IP Designs。

http://www.perfectdisplay.com/id12.html

作者简介 ：吴建得 男 ，硕士研究生，目前在信息产业部电子第五研究所从事集成电路ESD保护方面的研究。联系方式wujiande123@163.com