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设计的具体流程

已有 3338 次阅读| 2009-10-31 19:56 |个人分类:数字IC

大体是这样的

1. 首先是使用HDL语言进行电路描述,写出可综合的代码。然后用仿真工具作前仿真,
对理想状况下的功能进行验证。这一步可以使用Vhdl或Verilog作为工作语言,EDA工具
方面就我所知可以用Synopsys的VSS(for Vhdl)、VCS(for Verilog)
Cadence的工具也就是著名的Verilog-XL和NC Verilog
2.前仿真通过以后,可以把代码拿去综合,把语言描述转化成电路网表,并进行逻辑和
时序电路的优化。在这一步通过综合器可以引入门延时,关键要看使用了什么工艺的库
这一步的输出文件可以有多种格式,常用的有EDIF格式。
综合工具Synopsys的Design Compiler,Cadence的Ambit
3,综合后的输出文件,可以拿去做layout,将电路fit到可编程的片子里或者布到硅片上
这要看你是做单元库的还是全定制的。
全定制的话,专门有版图工程师帮你画版图,Cadence的工具是layout editor
单元库的话,下面一步就是自动布局布线,auto place & route,简称apr
cadence的工具是Silicon Ensembler,Avanti的是Apollo
layout出来以后就要进行extract,只知道用Avanti的Star_rcxt,然后做后仿真
如果后仿真不通过的话,只能iteration,就是回过头去改。
4,接下来就是做DRC,ERC,LVS了,如果没有什么问题的话,就tape out GDSII格式的文件
送制版厂做掩膜板,制作完毕上流水线流片,然后就看是不是work了
做DRC,ERC,LVSAvanti的是Hercules,Venus,其它公司的你们补充好了
btw:后仿真之前的输出文件忘记说了,应该是带有完整的延时信息的设计文件如:*.VHO,
*.sdf


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发表评论 评论 (17 个评论)

回复 xiaoyaowang_55 2010-11-17 09:35
:victory:
回复 overtakehn 2010-12-21 11:27
谢谢
回复 1249068807 2011-1-2 15:02
:victory:
回复 青年湖畔的小淘 2011-4-1 21:05
thanks
回复 hai6162006 2011-4-18 11:49
:handshake
回复 北极星之北边 2011-4-19 22:55
:handshake 帮我大忙了!
回复 enjoy545352 2011-9-25 12:49
很有帮助
回复 hannyfish 2012-3-16 09:23
谢谢啦啦啦啦啦啦啦啦啦啦
回复 kedazhoujie 2012-6-27 14:17
说的挺全
回复 宝宝蓝1987119 2013-1-9 00:41
:handshake
回复 伯伯尼 2014-4-11 09:14
:victory:

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