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Verilog - if...else是否是有优先级
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verilog - if...else是否是有优先级
在Verilog中，我们经常会用到if...else这种结构，那么综合出来的电路否具有优先级呢。请看下面四种电路。
1.用if...else情况，根据RTL原理图可以知道这种情况是有优先级的。在sel1、sel2、sel3同时为1的情况下，输出的时sel3的情况。如下两图所示。
2.用if...if情况，根据RTL原理图可以知道这种情况也是有优先级的，只是在sel1、sel2、sel3同时为1的情况下，输出的时sel1的情况。如下两图所示。
3.if..else结构下，也是有优先级的，而且还是sel3优先。
4.if结构下，每个sel单独控制一个result寄存器，则输出是并行的，并无优先级。
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