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晶体管，门电路，锁存器，触发器的理解

已有 2231 次阅读| 2019-3-28 13:25 |个人分类:FPGA/CPLD开发|系统分类:硬件设计| 晶体管, 门电路, 锁存器, 触发器

今天看到一位博主关于以上几者之间的关系，觉得他总结的很精辟。然后重新翻了了一遍数电书。

　　博主的文中有一段总结“晶体管—门电路—组合逻辑电路（锁存器）—时序逻辑电路（触发器，寄存器）”的总结。我觉得很好总结了数电书的前半部分。

　　以前常常混淆寄存器，触发器，锁存器等概念，重新看一遍书后，概念要清晰的多，一下引用《数字电子技术基础》第五版的部分内容。一下简称数电

1.集体管和门电路是数电中前面着重讲的基础，他是构成数字的电路的基本单元，重要性不言而喻。其中主要分为两大类门电路：CMOS门电路与TTL门电路，对应的就有CMOS器件与TTL器件（芯片），书中着重讲了两种电路的基本单元组成——反相器。分析其工作原理，静态输入特性和输出特性，动态性能。留心的人或者正在参加工作的人可以发现书中的其实就给你很好解释了芯片资料上的一些内容。包括一些常见参数的定义。

2.组合逻辑电路，核心是与非门。构建了一个场景，抽离出他的逻辑关系，根据逻辑关系简化逻辑函数，最后得到逻辑电路图，这很古老的也是最基础的逻辑电路的设计方式，这项工作目前基本被EDA软件取代。这是以前上数电课比较头疼的位置，后来发现大篇幅讲了的逻辑电路后，引出了SR锁存器，虽然把他归在了触发器一章，但是SR锁存器（latch）的实质还是组合逻辑电路，一句话解释就是只要输入变化，输出就会变化。同时组合逻辑相对时序逻辑电路更容产生竞争—冒险。

3.时序逻辑电路，与组合逻辑电路相比较引入了时间（CLK）的概念，前提都是有时钟信号（CLK）的作用。

　　在SR锁存器的前级引入CLK信号与S和R与非，就形成一个受CLK控制的SR触发器（电平触发）；

　　将两个SR触发器一前一后构成主从SR触发器；

　　将主从SR触发器的输出级交叉介入输入级得到主从JK触发器（脉冲触发，在下降沿或者上升沿触发，有效电平内主触发器的装药可以发生多次翻转）；

　　将SR触发器的SR端连在一起成为D触发器（电平触发）；

　　将主从JK触发器两个输入端合并为一个输入构成T触发器；

这些都是建立在电平触发的SR触发器的基础上的。但为了提高触发器的可靠性（只在时钟边沿改变状态），就有了边沿触发器。也是目前常用的类型，包括有两个电平触发构成的边沿触发器，维持阻塞触发器等。

总结一下按触发方式划分有：电平触发（主从SR触发器），脉冲触发（主从JK触发器），边沿触发（由两个电平触发构成）

按功能划分：SR触发器，JK触发器，T触发器，D触发器

这两者之间是有交差的。目前常用的触发器产品只有JK触发器和D触发器两大类。（由功能上JK触发器覆盖SR和T触发器）今天看到一位博主关于以上几者之间的关系，觉得他总结的很精辟。然后重新翻了了一遍数电书。

　　以前常常混淆寄存器，触发器，锁存器等概念，重新看一遍书后，概念要清晰的多，一下引用《数字电子技术基础》第五版的部分内容。一下简称数电

3.时序逻辑电路，与组合逻辑电路相比较引入了时间（CLK）的概念，前提都是有时钟信号（CLK）的作用。