时钟特性

      在同步电路设计中，各功能逻辑单元之间的数据传输都由一个同步信号控制，这个执行统一指挥的信号就是时钟信号。

        时钟的时序特性主要分为时钟周期、时钟占空比、时钟转换时间、时钟延迟、时钟偏斜和时钟抖动。

        1.时钟周期

        时钟周期也称为震荡周期，定义为频率的倒数，如下图所示为一个周期为10的时钟信号波形。

       静态时序分析中需要设置时钟周期即时钟信号的工作频率，作为时序参考基础，来检查时序路径是否满足时序要求。

       2.时钟占空比

       时钟占空比是指时钟信号高电平在一个周期之内所占的时间比率。一般设计中，大部分的时钟占空比为50%，即占空比为0.5，说明高、低电平所占时间都为0.5个周期。根据设计的需要，也可以设计占空比不同的时钟信号。

       3.时钟转换时间

       理想情况下，时钟信号在不同电平之间进行切换是不需要时间的，但是实际时钟信号在不同电平之间切换时，由于供电电压、工艺变化、扇出负载大小等因素，是需要转换时间的。

       时钟转换时间一般定义为时钟信号的电压从标准供电电源电压的10%变化到标准供电电源电压的90%的时间间隔。根据设计的不同需要，设计者可以通过单元时序计算参数来定义不同的时钟转换时间参数。

       基于时钟信号输出上升和下降转换的时间保持对称性的需要，时钟转换时间越短，而且不同切换形式下越对称，那么时钟信号质量越好。

       4.时钟延迟

       时钟延迟是指时钟信号从时钟源输出端口到达时序单元时钟输入端口所需要的传播时间。

       由于OCV（片上工艺偏差）和PVT（工艺、电压、温度）等因素会不同幅度地影响时钟输入的延时不确定性，从而导致整个设计时序的不确定。所以时钟输入延时越短，时钟树性能越好，这样可以减少其他外在因素对时钟树性能的影响。

       5.时钟偏斜

       非理想情况下，由于时钟线长度及时钟树叶节点负载不同等因素，导致时钟信号到达同一时序路径下的相邻两个时序单元时钟端口的时间并不相同，这种时钟信号之间的偏移就是相同时钟信号之间的时钟偏斜，如下图所示。

        在实际设计中，时钟信号到达每一个时序单元时钟端口的延时不可能完全相同，时钟偏斜是肯定存在的，这是时序分析当中必须要考虑的。

        6.时钟抖动

        时钟抖动是相对于理想时钟沿的，实际时钟存在不随时间积累的、时而超前、时而滞后的偏移称为时钟抖动，的简称抖动。

        时钟抖动是永远存在的，该时钟抖动带来的影响在静态时序分析中可以通过设置时序裕度值来解决。