1. Verification methodology验证方法学

(1) Dynamic Simulation（rtl simulation（for function） + pre-layout simulation（for timing） + post-layout simulation（for timing））

Pros： fundamental & useful,   straightforward,   must-have.

cons： long time,    poor coverage.

(2) Formal verification (for example. LEC ) （一般用于验证rtl与netlist的功能一致性。）

Pros：  complete coverage,  fast,   a good helper for dynamic simulation.

Cons： not easy to debug,  limited usage.

2.  unmapped points (LEC)

(1) Extra: key point that exists in only the Golden design or in only in Revised design, but does not affect the circuit functionality.   For example, scan port: scan_in, scan_out。（为了DFT，可能会加入一些test logic，但不会影响功能的一致性。）

(2) Unreachable: key points that is not propagated to any observable point. For example: spare flops (dummy cells).（netlist与rtl相比有些dummy logic在synthesis会被拿掉，另外，因为timing需要，有些逻辑(如buffer)会加上，但不影响功能的一致性。另外，为了芯片后续的ECO，会在芯片中撒入dummy cell。）

(3) Not-mapped: key point that has no correspondence on the other side. May be resolved with renaming rules. （真正有不匹配的数字逻辑）

3. Equivalence checking (LEC)什么时候做？！ -->    no test bench & no simulation vectors & full coverage

(1) synthesis之后  

(2) optimize之后

(3)DFT insertion之后 

(4)I/O insertion之后

(5)Placement之后

(6)clock tree insertion之后

(7)route之后