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1.逻辑里面没有reg,或者latch这种会被clock约束的逻辑,比如整个逻辑里面输入输出没寄存,就是一坨组合逻辑;
2.时钟的传递有问题,比如reg/latch的时钟端没有接收到时钟(如何看是否有时钟过来,是哪个时钟呢?一般可以从report_timing 的report中看到)
3.存在timing exceptions(可以通过report_timing_requirements查看),比如set_false_path, set_disable_timing, 等等,甚至有可能是set_clock_sense 这种影响时钟传递的sdc constrain造成了这条timing path没有被约束住。
4.library有问题;
#anyway: 我这个问题还没搞定,搞定之日会回来更新我遇到的path is unconstrained问题的原因所在。
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